JPS6160161A - Multi-processor system - Google Patents
Multi-processor systemInfo
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- JPS6160161A JPS6160161A JP59181849A JP18184984A JPS6160161A JP S6160161 A JPS6160161 A JP S6160161A JP 59181849 A JP59181849 A JP 59181849A JP 18184984 A JP18184984 A JP 18184984A JP S6160161 A JPS6160161 A JP S6160161A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、スプリットバス制御方式を適用する対等型
マルチプロセッサシステムに係り、特に入出力命令処理
方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a peer-to-peer multiprocessor system that applies a split bus control method, and particularly to an input/output instruction processing method.
一般に、複数のプロセッサを有し、各プロセッサが特別
の役割分担を行なわない対等型マルチプロセッサシステ
ムにおいては、入出力機器の動作指定が各プロセッサで
自由に実行される。Generally, in a peer-to-peer multiprocessor system that has a plurality of processors and each processor does not share a particular role, each processor can freely designate operations for input/output devices.
したがって、１台の入出力チャネルに複数の入出力機器
が接続され、且つ１パスサイクルＴ毎にパスが解放され
るスプリットバス制御方式を適用する対等型マルチプロ
セッサシステムでは、複数のプロセッサから同時に入出
力命令が発行されることが生じ得る。このため、入出力
チャネルには、複数のプロセッサからの入出力命令を並
列処理する機能が要求される。Therefore, in a peer-to-peer multiprocessor system that applies a split bus control method in which multiple input/output devices are connected to one input/output channel and a path is released every pass cycle T, simultaneous input from multiple processors is required. It may occur that an output instruction is issued. Therefore, the input/output channel is required to have the ability to process input/output instructions from multiple processors in parallel.
第３図は上記したスプリットバス制御方式を適用する対
等型マルチプロセッサシステムの−例を示す。図中、１
１．１２はプロセッサ、１３はマイクロプロセッサ内蔵
の入出力チャネル、１４はバスコントロールユニット（
以下、ＢＣＵと称する〕である。プロセッサ１１．１２
、入出力チャネル１３、およびＢＣＵ ｌ ４ （更に
は図示せぬ主記憶）などはバス１５により相互接続され
る。また、入出力チャネル１３には入出力機器１６．１
７が接続される。FIG. 3 shows an example of a peer-to-peer multiprocessor system to which the above-described split bus control method is applied. In the figure, 1
1.12 is a processor, 13 is an input/output channel with a built-in microprocessor, and 14 is a bus control unit (
Hereinafter referred to as BCU]. Processor 11.12
, the input/output channel 13, and the BCU l4 (and main memory (not shown)) are interconnected by a bus 15. In addition, the input/output device 16.1 is connected to the input/output channel 13.
7 is connected.
第３図に示すマルチプロセッサシステムでは、プロセッ
サ１１．１２から入出力チャネル１３に対し、入出力命
令が同時に（一方のプロセッサの入出力命令シーケンス
実行中に）発行されることがある６、第４図は、このよ
うな場合の入出力命令シーケンスのタイミングチャート
を示す。第４図の例は、入出力機器１６との間のデータ
転送のだめにプロセッサ１ノから入出力チャネル１３に
入出力命令が発行され、入出力機器１７との間のデータ
転送のために（次のバスサイクルＴにおいて）プロセッ
サ１２から入出力チャネル１３に入出力命令が発行され
た場合である。このような場合、プロセッサ１１゜１２
と入出力チャネル１３との間では、数回（第４図の例で
は２回）のデータの授受（即ち入出力命令シーケンス〕
が行なわれ、入出力命令の実行が完了する。したがって
、入出力チャネル１３は、複数の入出力命令シーケンス
の並列実行に対処できるように、ＦＩＦＯ（Ｆｉｒ８ｔ
ＩｎＦｉｒｓｔ Ｏｕリメモリ（図示せず〕を有して
いる。In the multiprocessor system shown in FIG. The figure shows a timing chart of the input/output command sequence in such a case. In the example shown in FIG. 4, an input/output command is issued from the processor 1 to the input/output channel 13 in order to transfer data to/from the input/output device 16, and in order to transfer data to/from the input/output device 17 (next). This is the case when an input/output command is issued from the processor 12 to the input/output channel 13 (in bus cycle T of 1). In such a case, processor 11゜12
and the input/output channel 13, data is exchanged several times (twice in the example of FIG. 4) (i.e. input/output command sequence).
is performed, and the execution of the input/output instruction is completed. Therefore, the input/output channel 13 is configured as a FIFO (Fir8t
It has an InFirst Memory (not shown).
入出力チャネル１３の中心を成すマイクロプロセッサ（
図示せず）は、プロセッサ１１．１２から第４図に示す
ようにバスサイクルＴで連続してデータが転送された場
合、同データ（アドレス部お古びデータ部データ〕をＦ
ＩＦＯメモリに順に格納する。そして、入出力チャネル
１３内のマイクロプロセッサは、ＦＩＦＯメモリに格納
されているデータをその格納順に１データずつ取出し、
判断し、応答（ＡＣＫ）を返す。A microprocessor (
When data is continuously transferred from the processor 11.12 in the bus cycle T as shown in FIG.
Store in IFO memory in order. Then, the microprocessor in the input/output channel 13 retrieves the data stored in the FIFO memory one by one in the order in which it is stored.
It makes a judgment and returns a response (ACK).
上記したように、従来のマルチプロセッサシステムでは
、複数のプロセッサが入出力チャネルに対し同時に入出
力命令を発行するといった極めて発生頻度の低い事象に
対処できるように、入出力チャネルにＦＩＦＯメモリを
設けなければならず、ハードウェア量が増大する欠点が
あった。As mentioned above, in conventional multiprocessor systems, FIFO memory must be provided in the input/output channels in order to handle the extremely rare event that multiple processors issue input/output instructions to the input/output channels at the same time. However, there is a drawback that the amount of hardware increases.
また、ＦＩＦＯメモリ制御を含む複数入出力命令シーケ
ンスの並列制御のために、入出力チャネルの処理が複雑
となり、そのだめのマイクロプログラムの負担が大きく
、したがって１つの入出゛力命令シーケンスだけを実行
する通常状態においても、処理速度が低下する欠点があ
った。In addition, due to the parallel control of multiple input/output instruction sequences including FIFO memory control, the processing of input/output channels becomes complicated, which places a heavy burden on the microprogram, which therefore has to execute only one input/output instruction sequence. Even in the normal state, there was a drawback that the processing speed decreased.
この発明は上記事情に鑑みてなされたものでその目的は
、入出力命令発行に際し、プロセッサ相互間でインタロ
ックをかけることにより競合の状態をなくシ、もって入
出力チャネルのノ１−ドウエア量の低減、並びにマイク
ロプログラムの簡略化が図れ、入出力命令シーケンスを
高速化できるマルチプロセッサシステムを提供すること
にある。This invention was made in view of the above circumstances, and its purpose is to eliminate contention by interlocking processors when issuing input/output instructions, thereby reducing the amount of hardware in input/output channels. It is an object of the present invention to provide a multiprocessor system that can reduce the number of input and output instructions, simplify the microprogram, and speed up the input/output instruction sequence.
この発明では、スプリットバス制御方式を適用する対等
型マルチプロセッサシステムのバスコントロールユニッ
トに、入出力命令シーケンス実行の可否を示す特定フラ
グが設けられる。In the present invention, a bus control unit of a peer-to-peer multiprocessor system to which a split bus control method is applied is provided with a specific flag indicating whether or not an input/output instruction sequence can be executed.
上記システム内の各プロセッサは、入出力チャネルに対
して入出力命令を発行する際に、バスコントロールユニ
ット内の特定フラグを参照し、その参照結果に応じて入
出力命令を発行する手段を有している。即ち、プロセッ
サは、特定フラグが第１の論理状態にあれば、他プロセ
ツサによりインタロックがかけられているものとして入
出力命令の発行を待つように構成される。Each processor in the above system has a means for referring to a specific flag in the bus control unit when issuing an input/output instruction to an input/output channel, and issuing an input/output instruction according to the reference result. ing. That is, if the specific flag is in the first logical state, the processor is configured to assume that it is interlocked by another processor and wait for the issuance of an input/output instruction.
また、プロセッサは、特定フラグが第２の論理状態にあ
れば、同フラグを第１の論理状態に設定して他プロセツ
サに対してインタロックをかけ、入出力命令を発行する
ようにも構成される。The processor is also configured to, if the specific flag is in the second logic state, set the flag to the first logic state, interlock with other processors, and issue an input/output instruction. Ru.
これによシ、複数の入出力命令シーケンスの競合状態の
発生が防止できる。This makes it possible to prevent a conflict between multiple input/output instruction sequences from occurring.
第１図はこの発明の一実施例に係るスプリッ＝６一
トパス制御方式を適用する対等型マルチプロセッサシス
テムの構成を示す１、同図において、２１．２２はプロ
セッサ、２３はマイクロプロセッサ（図示せず）を内蔵
し、入出力機器２４゜２５を制御する入出力チャネルで
ある。２６は主記憶アクセス制御、計時モジュール、入
出力割込み制御等の制御機能を有するＢＣＵ （バスコ
ントロールユニット）である。ＢＣＵ ２６にはプロセ
ッサ２１．２２からアクセス（参照）可能なレジスタ２
７が設けられている。レジスタ２７の特定ビットは入出
力命令シーケンスの実行の可否を示すフラグ２８として
用いられる。FIG. 1 shows the configuration of a peer-to-peer multiprocessor system applying a split-6 one-path control system according to an embodiment of the present invention. In the figure, 21 and 22 are processors, and 23 is a microprocessor (not shown). This is an input/output channel that controls input/output devices 24 and 25. 26 is a BCU (bus control unit) having control functions such as main memory access control, time measurement module, and input/output interrupt control. The BCU 26 has registers 2 that can be accessed (referenced) from the processors 21 and 22.
7 is provided. A specific bit of the register 27 is used as a flag 28 indicating whether or not the input/output instruction sequence can be executed.
レジスタ２７の他のビットは、例えば主記憶保役などの
排他制御用に用いられる。プロセッサ２１．２２、入出
力チャネル２３、およびＢＣＵ２４（更には図示せぬ主
記憶）などは、バス２９により相互接続されている。Other bits of the register 27 are used for exclusive control such as maintenance of main memory, for example. The processors 21 and 22, the input/output channels 23, the BCU 24 (and a main memory not shown), and the like are interconnected by a bus 29.
次に、この発明の一実施例の動作を第２図のフローチャ
ートを参照して説明する。例えば今、プロセッサ２１が
入出力チャネル２．３に対して入出力命令を発行しよう
としているものとする。Next, the operation of one embodiment of the present invention will be explained with reference to the flowchart shown in FIG. For example, assume that the processor 21 is about to issue an input/output command to the input/output channel 2.3.
この場合、プロセッサ２１では、同プロセッサ２１内の
例えばＲＯＭ （図示せず）に格納された入出力命令シ
ーケンス用マイクロプログラムにより、第２図に示すよ
うに、まずＢＣＵ Ｅ ６のレジスタ２７内のフラグ２
８を対象とするＴＥＳＴ＆ＳＥＴ命令が実行される（ス
テップ８１）。このＴＥＳＴ＆ＳＥＴ命令は、レジスタ
２７の成るビット（この例ではフラグ２８）をテスト（
ＴＥＳＴ） Ｌ、リセットしていればセット（ＳＥＴ）
させ、セットしていればそのままの状態とし、リセット
していたかセットしていたかを通知する命令である。In this case, in the processor 21, the flag in the register 27 of the BCU E 6 is first set, as shown in FIG. 2
A TEST & SET command targeting 8 is executed (step 81). This TEST&SET instruction tests (flag 28 in this example) the bits of register 27 (flag 28 in this example).
TEST) L, set if reset (SET)
This is a command to leave it in that state if it has been set, and to notify whether it has been reset or set.
したがって、この場合には、フラグ２８がリセットして
いれば、同フラグ２８がセットされ、リセットしていた
旨が通知される。また、フラグ２８がセットしていれば
、同７２グ２８に対する操作は施されず、単にセットし
ていた旨が通知される。Therefore, in this case, if the flag 28 has been reset, the same flag 28 will be set and a notification will be given that it has been reset. Further, if the flag 28 is set, no operation is performed on the flag 28, and the user is simply notified that the flag 28 has been set.
次に、プロセッサ２１では、フラグ２８がセラ） （Ｓ
ＥＴ、ｌ していたか否かの判定（ステップ８２）が行
なわれる。フラグ２８がセットしていた場合（即ち、Ｙ
ＥＳ判定の場合〕、他プロセツサ（この例ではプロセッ
サ２２）が入出力命令シーケンスの実行中であるものと
して、プロセッサ２１による入出力命令の発行（即ち入
出力命令シーケンスの実行開始〕が待たされる。Next, in the processor 21, the flag 28 is
A determination is made as to whether or not ET,l has been performed (step 82). If flag 28 is set (i.e., Y
In the case of ES determination], it is assumed that another processor (processor 22 in this example) is executing the input/output instruction sequence, and the processor 21 is forced to wait for the issuance of the input/output instruction (that is, the start of execution of the input/output instruction sequence).
この例では、ステップＳ２での判定がＹＥＳの場合、ス
テップＳＪに戻シ、フラグ２８を対象とするＴＥＳＴ＆
ＳＥＴ命令が再び実行される。なお、第２図のフローチ
ャートは、プロセッサ２２においても適用される。In this example, if the determination in step S2 is YES, the process returns to step SJ and TEST&
The SET command is executed again. Note that the flowchart in FIG. 2 is also applied to the processor 22.
ＴＥＳＴ＆ＳＥＴ命令の実行ステップ（ＳＪ）に続くス
テップＳ２での判定がＮｏの場合（即ち、７ラグ２８が
リセットしていたために、同フラグ２８がステップＳ）
でセットされた場合）、入出力命令シーケンスを実行中
のプロセッサがないものとして、プロセッサ２１よシ入
出力命令が発行され、パス２９を用いた入出力命令シー
ケンスが実行される（ステップＳＳ）。この間、プロセ
ッサ２２が入出力命令を発行しようとじても、レジスタ
２７内のフラグ２８がセット状態にあるため、第２図に
示すステップＳ１．Ｓ２が繰シ返されるだけである。即
ち、プロセッサ２１が入出力命令シーケンスを実行中の
場合、プロセッサ２２からの入出力命令の発行は待たさ
れる。このことは、プロセッサ２２が入出力命令シーケ
ンスを実行中のときに、プロセッサ２１が入出力命令を
発行しようとする場合も同様である。If the determination in step S2 following the execution step (SJ) of the TEST & SET command is No (that is, because the 7 lag 28 has been reset, the same flag 28 is in step S)
If the path 29 is set), the processor 21 issues an input/output command, assuming that no processor is currently executing the input/output command sequence, and executes the input/output command sequence using the path 29 (step SS). During this time, even if the processor 22 attempts to issue an input/output command, the flag 28 in the register 27 is in the set state, so step S1 shown in FIG. S2 is simply repeated. That is, when the processor 21 is executing an input/output instruction sequence, the issuance of the input/output instruction from the processor 22 is delayed. This also applies when processor 21 attempts to issue an input/output instruction while processor 22 is executing an input/output instruction sequence.
プロセッサ２ノにおいて、入出力命令シーケンスの実行
（ステップＳ、？）が終了すると、ＢＣＵ２６のレジス
タ２７内のフラグ２８をリセットスる処理（ステップ８
４）が行なわれる。以上のステップ８１〜Ｓ４の処理は
、前記したようにマイクロプログラムに従って行なわれ
る。したがっテユーザ命令（ユーザプログラム）からは
見えない。In the processor 2, when the execution of the input/output instruction sequence (step S, ?) is completed, the flag 28 in the register 27 of the BCU 26 is reset (step 8).
4) is performed. The above processing of steps 81 to S4 is performed according to the microprogram as described above. Therefore, it is not visible to user instructions (user programs).
プロセッサ２１によりフラグ２８がリセットされると、
もしプロセッサ２２が入出力命令を発行しようとしてい
るならば（第２図に示すステラｆＳ２でＮＱ判定となる
ため）、同プロセッサ２２は入出力命令発行の待ち状態
から解放さ一１〇−
れ、入出力命令シーケンスを実行できる。When the flag 28 is reset by the processor 21,
If the processor 22 is about to issue an input/output instruction (because the NQ determination is made in Stellar fS2 shown in FIG. 2), the processor 22 is released from the waiting state for issuing an input/output instruction, and Can execute input/output instruction sequences.
以上詳述したようにこの発明によれば、次に列挙する作
用効果を得ることができる。As detailed above, according to the present invention, the following effects can be obtained.
■ 複数の入出力命令シーケンスが競合することがなく
なるため、入出力チャネルは１つの入出力命令シーケン
スに対処すればよい。したがって、入出力チャネルにお
ける入出力制御処理力、シングルプロセッサシステムの
場合と同様の取扱いとなシ、マルチプロセッサ化による
複雑な処理から解放される。■ Multiple input/output instruction sequences no longer conflict, so the input/output channel only needs to handle one input/output instruction sequence. Therefore, the input/output control processing power in the input/output channels, handling similar to that of a single processor system, and complicated processing due to multiprocessor system can be relieved.
■ １つの入出力命令シーケンスに対処すればよいこと
から、（複数の入出力命令シーケンスの並列実行用に必
要であった） ＦＩＦＯメモリが不要となシ、入出力チ
ャネルのハードウェア量の低減が図れる。■ Since only one input/output instruction sequence needs to be handled, FIFO memory (which was required for parallel execution of multiple input/output instruction sequences) is not required, and the amount of hardware for input/output channels is reduced. I can figure it out.
■ １つの入出力命令シーケンスに対処すればよいこと
から、入出力チャネルにおけるマイクロプロセッサによ
るマイクロプログラム処理も単純となる。このため、入
出力命令シーケンスが従来に比して早く終了する。即ち
入出力命令の実行が高速化される。■ Microprogram processing by the microprocessor in the input/output channel is also simplified, since it is only necessary to deal with one input/output instruction sequence. Therefore, the input/output instruction sequence ends earlier than in the past. In other words, execution of input/output instructions is accelerated.
■ １つの入出力命令シーケンスの実行中に、他の入出
力命令シーケンスが入シ込まないので、入出力チャネル
での入出力命令シーケンスの手順が単純化、固定化され
る。このため、入出力チャネルに要求される入出力命令
シーケンス実行機能のハードウェア化が可能となシ、入
出力命令実行の一層の高速化が期待できる。同時に、入
出力チャネル内のマイクロプロセッサにおける入出力機
器へのサポート能力が増加する。(2) Since no other input/output instruction sequence enters during the execution of one input/output instruction sequence, the procedure of the input/output instruction sequence on the input/output channel is simplified and fixed. Therefore, the input/output command sequence execution function required for the input/output channel can be implemented in hardware, and further speeding up of input/output command execution can be expected. At the same time, the ability to support input/output devices in the microprocessor within the input/output channel is increased.
なお、この発明では、成るプロセッサが入出力命令シー
ケンスを実行中は、他のプロセッサは同シーケンスの実
行を待たされるが、■複数のプロセッサから入出力命令
が同時に発行される確率は極めて低く、■入出力命令以
外には何ら影響を及ぼさないことから、システム全体の
パホーマンスに悪影響が及ぶ恐れはない。In addition, in this invention, while a processor is executing an input/output instruction sequence, other processors are forced to wait for execution of the same sequence, but ■The probability that input/output instructions are issued simultaneously from multiple processors is extremely low; Since it has no effect on anything other than input/output commands, there is no risk that the performance of the entire system will be adversely affected.
第１図はこの発明の一実施例に係るマルチプロセッサシ
ステムのブロック構成図、第２図は動作を説明するだめ
のフローチャート、第３図は従来のマルチプロセッサシ
ステムのブロック構成図、第４図は第３図のシステムの
問題点を説明するだめのタイミングチャートである。
２１．２２・・・プロセッサ、２３・・・入出力チャネ
ル、２６・・・バスコントロールユニッ） （ＢＣＵ）
、２８・・・フラグ。FIG. 1 is a block diagram of a multiprocessor system according to an embodiment of the present invention, FIG. 2 is a flowchart for explaining the operation, FIG. 3 is a block diagram of a conventional multiprocessor system, and FIG. 4 is a timing chart illustrating a problem with the system of FIG. 3. FIG. 21.22...Processor, 23...I/O channel, 26...Bus control unit) (BCU)
, 28...Flag.
Claims (1)
に応じ、マイクロプロセッサによる入出力制御を行なう
入出力チャネルと、入出力割込み制御等を司どるバスコ
ントロールユニットとを有し、スプリットバス制御方式
を適用する対等型マルチプロセッサシステムにおいて、
上記バスコントロールユニットに、入出力命令シーケン
ス実行の可否を示す特定フラグを設けると共に、上記各
プロセッサに、入出力命令発行に際して上記特定フラグ
を参照し、同フラグが第１の論理状態にある場合には上
記入出力命令の発行を待ち、同フラグが第２の論理状態
にある場合には同フラグを第１の論理状態に設定して上
記入出力命令を発行する手段を設けたことを特徴とする
マルチプロセッサシステム。It has multiple processors, an input/output channel that performs input/output control by a microprocessor in response to input/output instructions from the processors, and a bus control unit that manages input/output interrupt control, etc., and applies a split bus control method. In a peer-to-peer multiprocessor system,
The bus control unit is provided with a specific flag indicating whether or not the input/output instruction sequence can be executed, and each of the processors is configured to refer to the specific flag when issuing an input/output instruction, and when the flag is in the first logical state. is characterized in that it waits for the issuance of the input/output command, and when the flag is in the second logical state, sets the flag to the first logical state and issues the input/output command. multiprocessor system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181849A JPS6160161A (en) | 1984-08-31 | 1984-08-31 | Multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181849A JPS6160161A (en) | 1984-08-31 | 1984-08-31 | Multi-processor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160161A true JPS6160161A (en) | 1986-03-27 |
Family
ID=16107894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181849A Pending JPS6160161A (en) | 1984-08-31 | 1984-08-31 | Multi-processor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160161A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446146A (en) * | 2010-10-13 | 2012-05-09 | 鸿富锦精密工业（深圳）有限公司 | Server and method for avoiding bus collision |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188214A (en) * | 1981-05-18 | 1982-11-19 | Ikeda Bussan Co | Production of head rest |
-
1984
- 1984-08-31 JP JP59181849A patent/JPS6160161A/en active Pending
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