JPS6330951A - 通信制御処理装置におけるデ−タ転送方式 - Google Patents
通信制御処理装置におけるデ−タ転送方式Info
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- JPS6330951A JPS6330951A JP61174846A JP17484686A JPS6330951A JP S6330951 A JPS6330951 A JP S6330951A JP 61174846 A JP61174846 A JP 61174846A JP 17484686 A JP17484686 A JP 17484686A JP S6330951 A JPS6330951 A JP S6330951A
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- 238000012546 transfer Methods 0.000 title claims abstract description 50
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- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数個のアダプタを備えた通信制御処理装置（ＣＣＰ）
において、各アダプタ内に、バースト制？’ＪＩＩしジ
スクを設けることにより、１つのアダプタと主記憶装置
（ＭＳＩＪ）内のサイクルスチールによるデータ転送を
、該バースト制御レジスタが指示するバイト数宛、複数
回のデータ転送に分割して、当該通信制御処理装置（Ｃ
ＣＰ）内のデータバスを解放し、１つのアダプタが１回
のデータ転送で、該データバスを専有する時間を短くす
るようにしたものである。
において、各アダプタ内に、バースト制？’ＪＩＩしジ
スクを設けることにより、１つのアダプタと主記憶装置
（ＭＳＩＪ）内のサイクルスチールによるデータ転送を
、該バースト制御レジスタが指示するバイト数宛、複数
回のデータ転送に分割して、当該通信制御処理装置（Ｃ
ＣＰ）内のデータバスを解放し、１つのアダプタが１回
のデータ転送で、該データバスを専有する時間を短くす
るようにしたものである。
本発明は、複数回線を、複数個のアダプタで時分割多重
処理する通信制御処理装置におけるデータ転送方式に関
する。
処理する通信制御処理装置におけるデータ転送方式に関
する。
最近の高速ディジタル回線の解放に伴い、年々使用され
る回線の通信速度が高速化され、然も、処理すべきデー
タ量が増加しており、該通信制御処理装置の高性能化が
要求されている。
る回線の通信速度が高速化され、然も、処理すべきデー
タ量が増加しており、該通信制御処理装置の高性能化が
要求されている。
この為、通信制御処理装置の性能向上を図るのに、処理
の分散化を図ることを指向して、接続するアダプタの数
を増加する方式が採用されているが、該アダプタの数が
増加するに従い、当該通信制御処理装置の内部のデータ
バスの使用方法が、該通信制御処理装置の性能に大きな
影百を与えることになる為、効率の良いデータ転送方式
の開発が必要とされるようになってきた。
の分散化を図ることを指向して、接続するアダプタの数
を増加する方式が採用されているが、該アダプタの数が
増加するに従い、当該通信制御処理装置の内部のデータ
バスの使用方法が、該通信制御処理装置の性能に大きな
影百を与えることになる為、効率の良いデータ転送方式
の開発が必要とされるようになってきた。
第３図は、一般的な通信制御処理装置（（：ＣＰ）の構
成例を示した図であり、第４図は通信制？１１１処理装
置のアダプタにおけるサイクルスチール動作に関連する
回路ブロックを示した図である。
成例を示した図であり、第４図は通信制？１１１処理装
置のアダプタにおけるサイクルスチール動作に関連する
回路ブロックを示した図である。
先ず、第３図によって、一般的な通信制御処理装置（Ｃ
ＣＰ）における動作を説明する。
ＣＰ）における動作を説明する。
中央処理部（ＣＣ） ２が主記憶装置（ＭＳＵ） １上
の特定のプログラムを実行することにより、回線アダプ
タ（ＬＡ） ４を介して、複数個の回線からのデータが
、主記憶装置（ＭＳＵ） １上に格納される。
の特定のプログラムを実行することにより、回線アダプ
タ（ＬＡ） ４を介して、複数個の回線からのデータが
、主記憶装置（ＭＳＵ） １上に格納される。
咳主記憶装置側ＳＯ） １上に格納されたデータは、中
央処理部（ＣＣ） ２が発行する入出力命令（ＳＩＯ）
によって、チャネルアダプタ（以下、アダプタと云う）
３内のマイクロプログラムが、命令アドレスレジスタ（
ＦＡＲ） ３７の指示の元に作動し、必要な制御情報を
特定のレジスタに設定して、サイクルスチール要求を発
行することにより、サイクルスチールの形式で読み取ら
れ、該アダプタ３内の制御記憶（ＣＳ） ３１の特定の
データバッファ領Ｊ４３１ａ。
央処理部（ＣＣ） ２が発行する入出力命令（ＳＩＯ）
によって、チャネルアダプタ（以下、アダプタと云う）
３内のマイクロプログラムが、命令アドレスレジスタ（
ＦＡＲ） ３７の指示の元に作動し、必要な制御情報を
特定のレジスタに設定して、サイクルスチール要求を発
行することにより、サイクルスチールの形式で読み取ら
れ、該アダプタ３内の制御記憶（ＣＳ） ３１の特定の
データバッファ領Ｊ４３１ａ。
又は３１ｂに格納される。
該制御記憶（Ｃ５） ３１の、例えば、特定のデータバ
ツフア領域３１ａが満杯になったことを、該アダプタ３
のハードウェアが検出し、マイクロプログラムを起動す
ることにより、該データはサイクルスチールの形式で、
ホスト計算機（ＩＩＯ５Ｔ）に送出される。
ツフア領域３１ａが満杯になったことを、該アダプタ３
のハードウェアが検出し、マイクロプログラムを起動す
ることにより、該データはサイクルスチールの形式で、
ホスト計算機（ＩＩＯ５Ｔ）に送出される。
この間、上記各回線からの新たなデータは、主記憶装置
（コ５ｉＪ）１から上記アダプタ３の制御記憶（Ｃ５）
３１の他のデータバッファ領域３１ｂ、又は３１ａに
、上記と同じサイクルスチールによって格納される。
（コ５ｉＪ）１から上記アダプタ３の制御記憶（Ｃ５）
３１の他のデータバッファ領域３１ｂ、又は３１ａに
、上記と同じサイクルスチールによって格納される。
このような、主記憶装置（ＭＳｔｌ） １と、制御記憶
（Ｃ５） ３１ との間のサイクルスチールによるデー
タ転送を、該制御記憶（Ｃ５） ３１の特定の２つのデ
ータ量・７フア領域３１ａ、３１ｂに交互に行うことに
より、各回線とホスト計算機（ＩＩＯ５Ｔ）との間のデ
ータ転送が連続的に行われる。
（Ｃ５） ３１ との間のサイクルスチールによるデー
タ転送を、該制御記憶（Ｃ５） ３１の特定の２つのデ
ータ量・７フア領域３１ａ、３１ｂに交互に行うことに
より、各回線とホスト計算機（ＩＩＯ５Ｔ）との間のデ
ータ転送が連続的に行われる。
このときの、該アダプタ３における動作を、第４図によ
って、更に詳細に説明する。
って、更に詳細に説明する。
先ず、該アダプタ３内のマイクロプログラムが、サイク
ルスチール動作に関連する制御記憶アドレスレジスタ（
Ｃ５Ａ） ３８と、主記憶アドレスレジスタ（ＭＳＡ）
３３と、バイトカウンタ（ＢＣ） ３４ と、サイク
ルスチール制御レジスタ（Ｃ３Ｃ） ３５に、必要な制
御データをセットし、サイクルスチール動作を起動する
と、バイトカウンタ（ＢＣ） ３４が指示するバイト数
のデータが、例えば、主記憶装置（ＭＳＩＩ） １がら
データバス５を介して、該制御記ｔｆｆｌ（Ｃ５） ３
１内の、上記制御記憶アドレスレジスタ（Ｃ５Ａ） ３
８カ指示するデータバッファ領域３１ａ、又は３１ｂに
転送される。
ルスチール動作に関連する制御記憶アドレスレジスタ（
Ｃ５Ａ） ３８と、主記憶アドレスレジスタ（ＭＳＡ）
３３と、バイトカウンタ（ＢＣ） ３４ と、サイク
ルスチール制御レジスタ（Ｃ３Ｃ） ３５に、必要な制
御データをセットし、サイクルスチール動作を起動する
と、バイトカウンタ（ＢＣ） ３４が指示するバイト数
のデータが、例えば、主記憶装置（ＭＳＩＩ） １がら
データバス５を介して、該制御記ｔｆｆｌ（Ｃ５） ３
１内の、上記制御記憶アドレスレジスタ（Ｃ５Ａ） ３
８カ指示するデータバッファ領域３１ａ、又は３１ｂに
転送される。
〔発明が解決しようとする問題点）
従来のアダプタ３におけるサイクルスチールによるデー
タ転送方式においては、該アダプタ３のマイクロプログ
ラムの負荷を減少させる為に、１回のサイクルスチール
の起動で転送するバイト数を増加することで、該サイク
ルスチールによるデータ転送制御時のマイクロプログラ
ムによる処理回数を少なくして、処理能力の向上を図っ
てきた。
タ転送方式においては、該アダプタ３のマイクロプログ
ラムの負荷を減少させる為に、１回のサイクルスチール
の起動で転送するバイト数を増加することで、該サイク
ルスチールによるデータ転送制御時のマイクロプログラ
ムによる処理回数を少なくして、処理能力の向上を図っ
てきた。
然し、このデータ転送方式では、各アダプタ単独でみる
と効率良く見えるが、複数個のアダプタ３が同時にサイ
クルスチール動作を必要とする場合には、前述のように
、１回のサイクルスチールのバイト数が増加すると、各
アダプタ３での待ち時間が増加し、各アダデク３内の制
御記憶（Ｃ５） ３１のデータバッファ領域３１ａ、３
１ｂの容量を大きくしないと処理できなくなると云う問
題があった。
と効率良く見えるが、複数個のアダプタ３が同時にサイ
クルスチール動作を必要とする場合には、前述のように
、１回のサイクルスチールのバイト数が増加すると、各
アダプタ３での待ち時間が増加し、各アダデク３内の制
御記憶（Ｃ５） ３１のデータバッファ領域３１ａ、３
１ｂの容量を大きくしないと処理できなくなると云う問
題があった。
本発明は上記従来の欠点に迄み、データ転送制御に関す
る、上記アダプタ内の負荷（制御記憶（Ｃ３）容量）を
増加させることな（、然も複数個のアダプタがデータバ
スを効率良く、時分割に使用することかできる方法を提
供することを目的とするものである。
る、上記アダプタ内の負荷（制御記憶（Ｃ３）容量）を
増加させることな（、然も複数個のアダプタがデータバ
スを効率良く、時分割に使用することかできる方法を提
供することを目的とするものである。
第１図は、本発明による通信制御処理装置におけるデー
タ転送方式の構成例を示した図である。
タ転送方式の構成例を示した図である。
本発明においては、複数個のチャネルアダプタを備えた
通信制御処理装置（ＣＣＰ）における各チャネルアダプ
タ（３）内に、１回のサイクルスチールを複数回に分割
して実行するためのバースト制御レジスタ（３６）を設
けて、 上記マイクロプログラムが、上記全てのレジスタ（３３
〜３６．３８）に必要な情報をセットして、該サイクル
スチールを起動すると、 第１段階として、上記バースト制御レジスタ（３６）で
指定したバイト数を、制御記憶（３１Ｌ 又は主記憶装
置（１）からデータバッファ（３２）にセットし、第２
段階として、このデータを上記ｔ？ ”Ａ置（１）又は
制御記憶（３１）に転送し、 上記第１段階、又は第２段階のいずれかで、主記憶装置
（１）と１複数個のアダプタ（３）がサイクルスチール
で使用するデータバス（５）を、上記バースト制御レジ
スタ（３６）が指示する転送バイト数毎に解放するよう
に構成する。
通信制御処理装置（ＣＣＰ）における各チャネルアダプ
タ（３）内に、１回のサイクルスチールを複数回に分割
して実行するためのバースト制御レジスタ（３６）を設
けて、 上記マイクロプログラムが、上記全てのレジスタ（３３
〜３６．３８）に必要な情報をセットして、該サイクル
スチールを起動すると、 第１段階として、上記バースト制御レジスタ（３６）で
指定したバイト数を、制御記憶（３１Ｌ 又は主記憶装
置（１）からデータバッファ（３２）にセットし、第２
段階として、このデータを上記ｔ？ ”Ａ置（１）又は
制御記憶（３１）に転送し、 上記第１段階、又は第２段階のいずれかで、主記憶装置
（１）と１複数個のアダプタ（３）がサイクルスチール
で使用するデータバス（５）を、上記バースト制御レジ
スタ（３６）が指示する転送バイト数毎に解放するよう
に構成する。
即ち、本発明によれば、複数個のアダプタを備えた通信
制御処理装置（ＣＣＰ）において、各アダプタ内に、バ
ースト制御レジスタを設けることにより、１つのアダプ
タと主記憶装置（ＭＳＩＪ）内のサイクルスチールによ
るデータ転送を、該バースト制御レジスタが指示するバ
イト数宛、複数回のデータ転送に分割して、当該通信制
’＋ＩＵｌ処理装置内のデータバスを解放し、１つのア
ダプタが１回のデータ転送でデータバスを専有する時間
を短くするようにしたものであるので、各アダプタのマ
イクロプログラムの負荷、及びデータバスの使用率が分
散化され、効率の良い通信制？Ｉｉｌ処理が実現できる
効果がある。
制御処理装置（ＣＣＰ）において、各アダプタ内に、バ
ースト制御レジスタを設けることにより、１つのアダプ
タと主記憶装置（ＭＳＩＪ）内のサイクルスチールによ
るデータ転送を、該バースト制御レジスタが指示するバ
イト数宛、複数回のデータ転送に分割して、当該通信制
’＋ＩＵｌ処理装置内のデータバスを解放し、１つのア
ダプタが１回のデータ転送でデータバスを専有する時間
を短くするようにしたものであるので、各アダプタのマ
イクロプログラムの負荷、及びデータバスの使用率が分
散化され、効率の良い通信制？Ｉｉｌ処理が実現できる
効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が、本発明による通信制御処理装置におけ
るデータ転送方式の構成例を示した図であり、第２図は
本発明によるデータ転送動作をタイムチャートで示した
図であり、第１図のバースト制御レジスタ（８０） ３
６．及び関連制御機構が本発明を実施するのに必要な手
段である。尚、全図を通して同じ符号は同じ対象物を示
している。
るデータ転送方式の構成例を示した図であり、第２図は
本発明によるデータ転送動作をタイムチャートで示した
図であり、第１図のバースト制御レジスタ（８０） ３
６．及び関連制御機構が本発明を実施するのに必要な手
段である。尚、全図を通して同じ符号は同じ対象物を示
している。
以下、第１図、第２図によって、本発明によるデータ転
送方式を説明する。
送方式を説明する。
本発明を実施しても、複数個の回線と、ホスト計算機（
ＨＯ５Ｔ）との間のデータ転送の基本動作は、特に変わ
ることはないので省略し、ここでは、アダプタ３におけ
るサイクルスチール動作を中心にして説明する。
ＨＯ５Ｔ）との間のデータ転送の基本動作は、特に変わ
ることはないので省略し、ここでは、アダプタ３におけ
るサイクルスチール動作を中心にして説明する。
先ず、従来方式と同じようにして、当該アダプタ３のマ
イクロプログラムが、サイクルスチールによるデータ転
送を行うのに必要な制？Ｉｌ＋情報を、制御記憶アドレ
スレジスタ（Ｃ３Ａ） ３８と、主記憶アドレスレジス
タ（ＭＳ八）３３と、バイトカウンタ（ＢＣ）３４と、
サイクルスチール制御レジスタ（ＣＳＣ） ３５と。
イクロプログラムが、サイクルスチールによるデータ転
送を行うのに必要な制？Ｉｌ＋情報を、制御記憶アドレ
スレジスタ（Ｃ３Ａ） ３８と、主記憶アドレスレジス
タ（ＭＳ八）３３と、バイトカウンタ（ＢＣ）３４と、
サイクルスチール制御レジスタ（ＣＳＣ） ３５と。
本発明のバースト制御レジスタ（ＢＵ） ３６に、それ
ぞれ設定し、該サイクルスチール動作を起動すると、本
発明においては、該サイクルスチールによって転送され
るデータ転送動作が、第２図に示したように、上記バー
スト制御レジスタ（ＢＵ）３６で指示されたバイト数単
位に分割されて、バイトカウンタ（ＢＣ） ３４が示す
バイト数のデータ転送が行われる迄、該バイト数単位の
サイクルスチール動作■〜■が繰り返され、上記バイト
カウンタ（ＢＣ）３４が示すバイト数のデータ転送が終
了（■）すると、マイクロプログラムへ転送終了が通知
される。
ぞれ設定し、該サイクルスチール動作を起動すると、本
発明においては、該サイクルスチールによって転送され
るデータ転送動作が、第２図に示したように、上記バー
スト制御レジスタ（ＢＵ）３６で指示されたバイト数単
位に分割されて、バイトカウンタ（ＢＣ） ３４が示す
バイト数のデータ転送が行われる迄、該バイト数単位の
サイクルスチール動作■〜■が繰り返され、上記バイト
カウンタ（ＢＣ）３４が示すバイト数のデータ転送が終
了（■）すると、マイクロプログラムへ転送終了が通知
される。
従って、第２図からも明らかなように、データム・ノフ
ァ（ＤＢ） ３２と制御記憶（Ｃ５） ３１との間で、
データ転送しているとき （■）には、データバス５は
、他のアダプタ３に解放さており、データバッファ（Ｄ
Ｂ） ３２と主記憶装置（ＭＳｔｌ） １との間で、デ
ータバス５を介してデータ転送しているとき（■）には
、マイクロプログラムが動作可能となる。
ァ（ＤＢ） ３２と制御記憶（Ｃ５） ３１との間で、
データ転送しているとき （■）には、データバス５は
、他のアダプタ３に解放さており、データバッファ（Ｄ
Ｂ） ３２と主記憶装置（ＭＳｔｌ） １との間で、デ
ータバス５を介してデータ転送しているとき（■）には
、マイクロプログラムが動作可能となる。
この■、■のデータ転送が、上記バースト制御レジスタ
（ＢＵ） ３６が指示したバイト数のデータ転送を示し
ている。
（ＢＵ） ３６が指示したバイト数のデータ転送を示し
ている。
上記実施例においては、制御記憶（ＣＳ） ３１から主
記憶装置（？’１ＳＩＪ） １へのデータ転送の例で説
明したが、逆の場合でも、主記憶装置（ＭＳＵ） １か
らデータバッファ（ＤＢ） ３２へのデータ転送と、デ
ータバッファ（ＤＢ） ３２から制御記憶（Ｃ５） ３
１へのデータ転送とが逆になるだけで、本発明によるデ
ータ転送方式を適用することができることは云う迄もな
いことである。
記憶装置（？’１ＳＩＪ） １へのデータ転送の例で説
明したが、逆の場合でも、主記憶装置（ＭＳＵ） １か
らデータバッファ（ＤＢ） ３２へのデータ転送と、デ
ータバッファ（ＤＢ） ３２から制御記憶（Ｃ５） ３
１へのデータ転送とが逆になるだけで、本発明によるデ
ータ転送方式を適用することができることは云う迄もな
いことである。
第２図において、■は制御記憶（Ｃ３） ３１からアダ
プタ３中のデータバッファ（ＤＢ） ３２へのデータ転
送を示しており、■はデータバッファ（ＤＢ） ３２か
ら主記憶装置（ＭＳＵ） １へのデータ転送を示してお
り、■は最終のデータ転送後、マイクロプログラムに転
送終了通知をする処理を示している。
プタ３中のデータバッファ（ＤＢ） ３２へのデータ転
送を示しており、■はデータバッファ（ＤＢ） ３２か
ら主記憶装置（ＭＳＵ） １へのデータ転送を示してお
り、■は最終のデータ転送後、マイクロプログラムに転
送終了通知をする処理を示している。
従って、“Ａ゛の期間は、他のアダプタ３がデータバス
５を使用できる期間であり、 ′Ｂ”の期間は、マイク
ロプログラムがサイクルスチール中であっても動作でき
る期間を示しており、本発明においては、データバス５
が、各アダプタ３において分散使用ができると共に、特
定のアダプタ３内においては、該アダプタ３でのマイク
ロプログラムの分散動作が可能となる。
５を使用できる期間であり、 ′Ｂ”の期間は、マイク
ロプログラムがサイクルスチール中であっても動作でき
る期間を示しており、本発明においては、データバス５
が、各アダプタ３において分散使用ができると共に、特
定のアダプタ３内においては、該アダプタ３でのマイク
ロプログラムの分散動作が可能となる。
このように、本発明には、複数個のアダプタを備えた通
信制御処理装置において、チャネルアダプタからのサイ
クルスチール要求によって、主記憶装置（ＭＳＵ）と制
御記憶（Ｃ３）との間でデータ転送を行う際、１回のデ
ータ転送量をバースト制御レジスタで指示し、データバ
スを、他のチャネルアダプタに解放すると共に、各アダ
プタ内でのマイクロプログラムも該サイクルスチール中
に使用できるようにした所に特徴がある。
信制御処理装置において、チャネルアダプタからのサイ
クルスチール要求によって、主記憶装置（ＭＳＵ）と制
御記憶（Ｃ３）との間でデータ転送を行う際、１回のデ
ータ転送量をバースト制御レジスタで指示し、データバ
スを、他のチャネルアダプタに解放すると共に、各アダ
プタ内でのマイクロプログラムも該サイクルスチール中
に使用できるようにした所に特徴がある。
以上、詳細に説明したように、本発明の通信制御処理装
置におけるデータ転送方式は、複数個のアダプタを備え
た通信制御処理装置（ＣＣＰ）において、各アダプタ内
に、バースト制御レジスタを設けることにより、１つの
アダプタと主記憶装置口ＳＯ）内のサイクルスチールに
よるデータ転送を、該バースト制御レジスタが指示する
バイト数宛、複数回のデータ転送に分割して、当該通信
制御処理装置内のデータバスを解放し、１つのアダプタ
が１回のデータ転送でデータバスを専有する時間を短く
するようにしたものであるので、各アダプタのマイクロ
プログラムの負荷、及びデータバスの使用率が分散化さ
れ、効率の良い通信制御処理が実現できる効果がある。
置におけるデータ転送方式は、複数個のアダプタを備え
た通信制御処理装置（ＣＣＰ）において、各アダプタ内
に、バースト制御レジスタを設けることにより、１つの
アダプタと主記憶装置口ＳＯ）内のサイクルスチールに
よるデータ転送を、該バースト制御レジスタが指示する
バイト数宛、複数回のデータ転送に分割して、当該通信
制御処理装置内のデータバスを解放し、１つのアダプタ
が１回のデータ転送でデータバスを専有する時間を短く
するようにしたものであるので、各アダプタのマイクロ
プログラムの負荷、及びデータバスの使用率が分散化さ
れ、効率の良い通信制御処理が実現できる効果がある。
第１図は本発明による通信制御処理装置におけるデータ
転送方式の構成例を示した図。 第２図は本発明によるデータ転送動作をタイムチャート
で示した図。 第３図は一般的な通信制御処理装置（ＣＣＰ）の構成例
を示した図。 第４図は通信制御処理装置のアダプタにおけるサイクル
スチール動作に関連する回路ブロックを示した図。 である。 図面において、 １は主記憶装置（ＭＳＬＩ）、 ２は中央処理部（Ｃ
Ｃ） 。 ３はチャネルアダプタ、又はアダプタ。 ３１は制御記憶（Ｃ５）、 ３２はデータバッファ
（ＤＢ） 。 ３３は主記憶アドレスレジスタ（ＭＳＡ）。 ３４はバイトカウンタ（ＢＣ）。 ３５はサイクルスチール制御レジスタ（Ｃ５Ｃ）。 ３６はバースト制御レジスタ（ＢＬＩ）、。 ３７は命令アドレスレジスタ（ＩＡＲ）。 ３８は制御記憶アドレスレジスタ（ＣＳＡ） 。 ４は回線アダプタ（ＬＡ）、 ５はデータバス。 ■〜■はデータ転送タイミング。 Ａはデータバスの解放期間。 Ｂはマイクロプログラムの動作可能期間。 亭 １ 口 ビ
転送方式の構成例を示した図。 第２図は本発明によるデータ転送動作をタイムチャート
で示した図。 第３図は一般的な通信制御処理装置（ＣＣＰ）の構成例
を示した図。 第４図は通信制御処理装置のアダプタにおけるサイクル
スチール動作に関連する回路ブロックを示した図。 である。 図面において、 １は主記憶装置（ＭＳＬＩ）、 ２は中央処理部（Ｃ
Ｃ） 。 ３はチャネルアダプタ、又はアダプタ。 ３１は制御記憶（Ｃ５）、 ３２はデータバッファ
（ＤＢ） 。 ３３は主記憶アドレスレジスタ（ＭＳＡ）。 ３４はバイトカウンタ（ＢＣ）。 ３５はサイクルスチール制御レジスタ（Ｃ５Ｃ）。 ３６はバースト制御レジスタ（ＢＬＩ）、。 ３７は命令アドレスレジスタ（ＩＡＲ）。 ３８は制御記憶アドレスレジスタ（ＣＳＡ） 。 ４は回線アダプタ（ＬＡ）、 ５はデータバス。 ■〜■はデータ転送タイミング。 Ａはデータバスの解放期間。 Ｂはマイクロプログラムの動作可能期間。 亭 １ 口 ビ
Claims (1)
- 【特許請求の範囲】 少なくとも、主記憶装置（１）と、中央処理部（２）と
、マイクロプログラムの格納領域、及びデータバッファ
領域を有する制御記憶（３１）と、上記制御記憶（３１
）のデータバッファ領域（３１ａ、３１ｂ）とのデータ
転送を行う際のデータの位置を示す制御記憶アドレスレ
ジスタ（３８）と、主記憶装置（１）上のデータ位置を
示す主記憶アドレスレジスタ（３３）と、最大転送バイ
ト数を保持するバイトカウンタ（３４）と、サイクルス
チール動作を制御するサイクルスチール制御レジスタ（
３５）と、主記憶又は制御記憶のデータを一時的に保持
するデータバッファ（３２）とを持つマイクロプログラ
ム制御の複数アダプタ（３）からなる通信制御処理装置
において、各アダプタ（３）内に、１回のサイクルスチ
ールを複数回に分割して実行するためのバースト制御レ
ジスタ（３６）を設けて、 上記マイクロプログラムが、上記全てのレジスタ（３３
〜３６、３８）に必要な情報をセットして、該サイクル
スチールを起動すると、 第１段階として、上記バースト制御レジスタ（３６）で
指定したバイト数を、制御記憶（３１）、又は主記憶装
置（１）からデータバッファ（３２）にセットし、第２
段階として、このデータを主記憶装置（１）又は制御記
憶（３１）に転送し、 上記第１段階、又は第２段階のいずれかで、主記憶装置
（１）と、複数個のアダプタ（３）がサイクルスチール
で使用するデータバス（５）を、上記バースト制御レジ
スタ（３６）が指示する転送バイト数毎に解放すること
を特徴とする通信制御処理装置におけるデータ転送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174846A JPS6330951A (ja) | 1986-07-25 | 1986-07-25 | 通信制御処理装置におけるデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174846A JPS6330951A (ja) | 1986-07-25 | 1986-07-25 | 通信制御処理装置におけるデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6330951A true JPS6330951A (ja) | 1988-02-09 |
| JPH0426744B2 JPH0426744B2 (ja) | 1992-05-08 |
Family
ID=15985673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174846A Granted JPS6330951A (ja) | 1986-07-25 | 1986-07-25 | 通信制御処理装置におけるデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6330951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150154A (ja) * | 1988-12-01 | 1990-06-08 | Canon Inc | ボタン電話システム |
| JP2009207922A (ja) * | 2009-06-22 | 2009-09-17 | Daiichi Shokai Co Ltd | 遊技機 |
-
1986
- 1986-07-25 JP JP61174846A patent/JPS6330951A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150154A (ja) * | 1988-12-01 | 1990-06-08 | Canon Inc | ボタン電話システム |
| JP2009207922A (ja) * | 2009-06-22 | 2009-09-17 | Daiichi Shokai Co Ltd | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426744B2 (ja) | 1992-05-08 |
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