JPH03184176A - 論理シミュレーションシステム - Google Patents
論理シミュレーションシステムInfo
- Publication number
- JPH03184176A JPH03184176A JP1324341A JP32434189A JPH03184176A JP H03184176 A JPH03184176 A JP H03184176A JP 1324341 A JP1324341 A JP 1324341A JP 32434189 A JP32434189 A JP 32434189A JP H03184176 A JPH03184176 A JP H03184176A
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- JP
- Japan
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- storage devices
- simulation
- processors
- processor
- circuit
- Prior art date
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- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 claims description 12
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のプロセッサで並列に処理を行うマルチプ
ロセッサによる論理シミュレーションシステムに関する
。
ロセッサによる論理シミュレーションシステムに関する
。
従来のマルチプロセッサ論理シミュレーションシステム
は複数のプロセッサで並列に処理をするために、まず、
対象回路をプロセッサの数に分割し、その分割された部
分回路を各プロセッサに割り当てる。各プロセッサは割
り当てられた部分回路の１シミユレ一シヨン時刻のシミ
ュレーションをイベント法で行い、１シミユレ一シヨン
時刻ごとに他のプロセッサと同期を取り、穿）り当てら
れた部分回路の入力と出力のイベントを通信し合う。こ
れを繰り返してシミュレーションを実行していく。
は複数のプロセッサで並列に処理をするために、まず、
対象回路をプロセッサの数に分割し、その分割された部
分回路を各プロセッサに割り当てる。各プロセッサは割
り当てられた部分回路の１シミユレ一シヨン時刻のシミ
ュレーションをイベント法で行い、１シミユレ一シヨン
時刻ごとに他のプロセッサと同期を取り、穿）り当てら
れた部分回路の入力と出力のイベントを通信し合う。こ
れを繰り返してシミュレーションを実行していく。
上述した従来のマルチプロセッサ論理シミュレーション
システムでは１シミユレ一シヨン時刻のシミュレーショ
ンに要する時間が各プロセッサで違うので、同期待ちに
よるシミュレーション速度の損失があった。
システムでは１シミユレ一シヨン時刻のシミュレーショ
ンに要する時間が各プロセッサで違うので、同期待ちに
よるシミュレーション速度の損失があった。
本発明の論理シミュレーションシステムは、シミュレー
ション対象回路全体を記憶する手段と、前記回路を記憶
装置の数に分割する手段と、各記憶装置にデータを転送
する手段と、イベント法により論理シミュレーションを
行う複数個のプロセッサとを有し、分割された部分回路
とイベントを記憶する記憶装置をプロセッサの数より多
い個数含むようにして構成される。
ション対象回路全体を記憶する手段と、前記回路を記憶
装置の数に分割する手段と、各記憶装置にデータを転送
する手段と、イベント法により論理シミュレーションを
行う複数個のプロセッサとを有し、分割された部分回路
とイベントを記憶する記憶装置をプロセッサの数より多
い個数含むようにして構成される。
次、本発明について図面を参照して詳細に説明する。
本発明の一実施例は第１図によると、シミュレーション
対象回路全体を記憶する手段１と、回路を記憶装置の数
に分割する手段２と、各記憶装置にデータを転送する手
段３と、分割された部分回路とイベントを記憶する記憶
装置４．４ａ、４ｂと、イベント法に基づく論理シミュ
レーションを行うプロセッサ５，５ａと、プロセッサの
状況を監視し記憶装置とプロセッサを結合する装置６と
を有して構成される。
対象回路全体を記憶する手段１と、回路を記憶装置の数
に分割する手段２と、各記憶装置にデータを転送する手
段３と、分割された部分回路とイベントを記憶する記憶
装置４．４ａ、４ｂと、イベント法に基づく論理シミュ
レーションを行うプロセッサ５，５ａと、プロセッサの
状況を監視し記憶装置とプロセッサを結合する装置６と
を有して構成される。
処理フローは第２図のようになる。まず、フロー７にお
いて回路全体を記憶する手段１に記憶されているシミュ
レーション対象回路ａは、部分回路に分割する手段２よ
り記憶装置の数に分割される。次に、フロー８において
分割された部分回路の集合すは上記データ転送手段３に
より各部分回路ｃ、ｃｌ、ｃ２として各記憶装置４．４
ａ。
いて回路全体を記憶する手段１に記憶されているシミュ
レーション対象回路ａは、部分回路に分割する手段２よ
り記憶装置の数に分割される。次に、フロー８において
分割された部分回路の集合すは上記データ転送手段３に
より各部分回路ｃ、ｃｌ、ｃ２として各記憶装置４．４
ａ。
４ｂに転送される。次に、フロー９において他記憶装置
へ転送しなければならないイベントをデータ転送手段３
を用いて転送し合い、各記憶装置はイベントを登録する
。
へ転送しなければならないイベントをデータ転送手段３
を用いて転送し合い、各記憶装置はイベントを登録する
。
次に、フロー１０においてプロセッサと記憶装置とを結
合する装置６は待機中のプロセッサ全てに未処理の記憶
装置を１つずつ割り当て、シミュレーション実行を指示
する。指示されたブロセ・ンサは記憶装置に登録されて
いる部分回路の現在のシミュレーション時刻のシミュレ
ーションを行う。シミュレーションはイベント法により
割り付けられた記憶装置に記憶されている部分回路およ
びイベントを参照・登録しながら行う。
合する装置６は待機中のプロセッサ全てに未処理の記憶
装置を１つずつ割り当て、シミュレーション実行を指示
する。指示されたブロセ・ンサは記憶装置に登録されて
いる部分回路の現在のシミュレーション時刻のシミュレ
ーションを行う。シミュレーションはイベント法により
割り付けられた記憶装置に記憶されている部分回路およ
びイベントを参照・登録しながら行う。
次に、フロー１１においてまだ未処理の記憶装置がある
かどうか判定し、そうであればフロー１０へ、そうでな
ければフロー１２へ行く。フロー１２てはシミュレーシ
ョン終了時刻かどうかを判定し、そうであれば終了、そ
うでなければシミュレーション時刻を１つ進めてフロー
９から繰り返す。
かどうか判定し、そうであればフロー１０へ、そうでな
ければフロー１２へ行く。フロー１２てはシミュレーシ
ョン終了時刻かどうかを判定し、そうであれば終了、そ
うでなければシミュレーション時刻を１つ進めてフロー
９から繰り返す。
フロー１０での記憶装置の割り当て状況の一例は第３図
のようになる。第１シミュレーション時刻のシミュレー
ションでは、最初にプロセッサ５に記憶装置４が、プロ
セッサ５ａに記憶装置４ａが割り付けられてシミュレー
ションが開始される。そして経過時間１でプロセッサ５
は処理が終了し待機状態になったので、新たに記憶装置
４ｂが割り付けられシミュレーションが実行される。
のようになる。第１シミュレーション時刻のシミュレー
ションでは、最初にプロセッサ５に記憶装置４が、プロ
セッサ５ａに記憶装置４ａが割り付けられてシミュレー
ションが開始される。そして経過時間１でプロセッサ５
は処理が終了し待機状態になったので、新たに記憶装置
４ｂが割り付けられシミュレーションが実行される。
経過時間２でプロセッサ５ａは待機状態になるが、もう
未処理の記憶装置がないのでプロセッサ５が終了するの
を待つことになる。
未処理の記憶装置がないのでプロセッサ５が終了するの
を待つことになる。
上述のように本発明においても１シミユレ一シヨン時刻
のシミュレーションの最後のところでは、あるプロセッ
サが他のプロセッサの処理の終了を待たなくてはならい
。待つ時間は最初にプロセッサに割り当てる記憶装置の
シミュレーションに要する時間に関係するが、最大でも
各記憶装置のシミュレーションに要する時間の最大のも
のと最小のものとの差になる。記憶装置の数を大きくす
ると、分割数が増え１つ１つの部分回路が小さくなり、
シミュレーションに要する時間が小さくなるので前述の
差は小さくなり、プロセッサの待ち時間によるシミュレ
ーション実行速度の損失を減らすことができる。記憶装
置の数が多いほど、損失を減らす効果は大きい。
のシミュレーションの最後のところでは、あるプロセッ
サが他のプロセッサの処理の終了を待たなくてはならい
。待つ時間は最初にプロセッサに割り当てる記憶装置の
シミュレーションに要する時間に関係するが、最大でも
各記憶装置のシミュレーションに要する時間の最大のも
のと最小のものとの差になる。記憶装置の数を大きくす
ると、分割数が増え１つ１つの部分回路が小さくなり、
シミュレーションに要する時間が小さくなるので前述の
差は小さくなり、プロセッサの待ち時間によるシミュレ
ーション実行速度の損失を減らすことができる。記憶装
置の数が多いほど、損失を減らす効果は大きい。
ここでは、プロセッサを２個、記憶装置を３個有するシ
ステムの例で説明したが、本発明はこれに限るものでは
なく、３個以上のプロセッサ、４個以上の記憶装置を有
するシステムにおいても有効である。
ステムの例で説明したが、本発明はこれに限るものでは
なく、３個以上のプロセッサ、４個以上の記憶装置を有
するシステムにおいても有効である。
本発明の論理シミュレーションシステムはシミュレーシ
ョン対象回路を記憶装置の数という比較的大きな数に分
割し、それを記憶装置の数より小さい数のプロセッサで
次々と処理して行くことにより、プロセッサの待ち時間
を減らし、シミュレーション速度の損失を減らす効果が
ある。
ョン対象回路を記憶装置の数という比較的大きな数に分
割し、それを記憶装置の数より小さい数のプロセッサで
次々と処理して行くことにより、プロセッサの待ち時間
を減らし、シミュレーション速度の損失を減らす効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
処理フローを示すフローチャート、第３図は記憶装置の
割り当て状況の渕を示すタイムチャートである。 １・・・回路全体記憶手段、２・・・回路分割手段、３
・・・データ転送手段、４．４ａ、４ｂ・・・記憶装置
、５．５ａ・・・プロセッサ。
処理フローを示すフローチャート、第３図は記憶装置の
割り当て状況の渕を示すタイムチャートである。 １・・・回路全体記憶手段、２・・・回路分割手段、３
・・・データ転送手段、４．４ａ、４ｂ・・・記憶装置
、５．５ａ・・・プロセッサ。
Claims (1)
- シミュレーション対象回路全体を記憶する手段と、前記
回路を記憶装置の数に分割する手段と、各記憶装置にデ
ータを転送する手段と、イベント法により論理シミュレ
ーションを行う複数個のプロセッサとを有し、分割され
た部分回路とイベントを記憶する記憶装置をプロセッサ
の数より多い個数含むことを特徴とする論理シミュレー
ションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324341A JPH03184176A (ja) | 1989-12-13 | 1989-12-13 | 論理シミュレーションシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324341A JPH03184176A (ja) | 1989-12-13 | 1989-12-13 | 論理シミュレーションシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184176A true JPH03184176A (ja) | 1991-08-12 |
Family
ID=18164703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324341A Pending JPH03184176A (ja) | 1989-12-13 | 1989-12-13 | 論理シミュレーションシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184176A (ja) |
-
1989
- 1989-12-13 JP JP1324341A patent/JPH03184176A/ja active Pending
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