JP3008914B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータとユーザ用ロジックとを有する半導体集積回路に関
し、特にマイクロコンピュータにバスを介して新たなロ
ジックの追加ができるようにした集積回路に関する。
ータとユーザ用ロジックとを有する半導体集積回路に関
し、特にマイクロコンピュータにバスを介して新たなロ
ジックの追加ができるようにした集積回路に関する。
【０００２】
【従来の技術】従来、この種の集積回路において、既存
のマイクロコンピュータとユーザ用追加ロジックとを接
続する場合、例えば特開平３−５８１４１号公報に記載
されているように、マイクロコンピュータとユーザ用追
加ロジックの外部バスの間に接続専用ロジック部を設
け、その一方をマイクロコンピュータの外部バス／ポー
ト切替端子に接続し、他方をユーザ用追加ロジックの外
部バスに接続していた。更に、この接続により失われた
マイクロコンピュータのポート機能を復元するために、
接続専用ロジック部にポート・エミュレーション機能を
有している。
のマイクロコンピュータとユーザ用追加ロジックとを接
続する場合、例えば特開平３−５８１４１号公報に記載
されているように、マイクロコンピュータとユーザ用追
加ロジックの外部バスの間に接続専用ロジック部を設
け、その一方をマイクロコンピュータの外部バス／ポー
ト切替端子に接続し、他方をユーザ用追加ロジックの外
部バスに接続していた。更に、この接続により失われた
マイクロコンピュータのポート機能を復元するために、
接続専用ロジック部にポート・エミュレーション機能を
有している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の技術は下記記載の問題点を存している。
た従来の技術は下記記載の問題点を存している。
【０００４】第１の問題点は、上記特開平３−５８１４
１号公報に提案される集積回路においては、チップ全体
の回路規模が大きくなり、小型化と低コスト化の妨げに
なる、ということである。
１号公報に提案される集積回路においては、チップ全体
の回路規模が大きくなり、小型化と低コスト化の妨げに
なる、ということである。
【０００５】その理由は、接続専用ロジック部、をマイ
クロコンピュータのバス／ポート切替端子の外部に増設
したことにより、既存のマイクロコンピュータと接続専
用ロジック部の双方にポート機能を有しているためであ
る。
クロコンピュータのバス／ポート切替端子の外部に増設
したことにより、既存のマイクロコンピュータと接続専
用ロジック部の双方にポート機能を有しているためであ
る。
【０００６】より具体的には、上記特開平３−５８１４
１号公報において、専用ロジック部の一例を示した第２
図に示されるように、スイッチ部（同公報第２図のＳＷ
１２、ＳＷ１３）とラッチ（同公報第２図の１６）と
は、同公報の第１図のマイクロコンピュータが備えるバ
ス／ポート切替え端子（同公報の第１図の３）にも内蔵
されており、同一の機能を有する回路を同一チップ上に
２つ備えている。
１号公報において、専用ロジック部の一例を示した第２
図に示されるように、スイッチ部（同公報第２図のＳＷ
１２、ＳＷ１３）とラッチ（同公報第２図の１６）と
は、同公報の第１図のマイクロコンピュータが備えるバ
ス／ポート切替え端子（同公報の第１図の３）にも内蔵
されており、同一の機能を有する回路を同一チップ上に
２つ備えている。
【０００７】第２の問題点は、上記特開平３−５８１４
１号公報に提案される集積回路において、チップ内部の
全ての部分を検査するためには、１チップモード（即
ち、マイクロコンピュータ内部の中央処理装置を用いて
ユーザ用追加ロジックを制御する状態）で動作するテス
トパタンを作成しなければならない、ということであ
る。
１号公報に提案される集積回路において、チップ内部の
全ての部分を検査するためには、１チップモード（即
ち、マイクロコンピュータ内部の中央処理装置を用いて
ユーザ用追加ロジックを制御する状態）で動作するテス
トパタンを作成しなければならない、ということであ
る。
【０００８】その理由は、チップの内部に、１チップモ
ード以外では動作させ得ない部分が存在するためであ
る。より具体的には、接続専用ロジック部のうち、マイ
クロコンピュータ側のバスとユーザ用追加ロジック側の
バスとを接続するスイッチ（特開平３−５８１４１号公
報の第２図のスイッチ１１）は、１チップモード以外で
は動作させ得ず、専用のテストパタンの作成が必要とさ
れる。
ード以外では動作させ得ない部分が存在するためであ
る。より具体的には、接続専用ロジック部のうち、マイ
クロコンピュータ側のバスとユーザ用追加ロジック側の
バスとを接続するスイッチ（特開平３−５８１４１号公
報の第２図のスイッチ１１）は、１チップモード以外で
は動作させ得ず、専用のテストパタンの作成が必要とさ
れる。
【０００９】第３の問題点は、上記特開平３−５８１４
１号公報の第２の実施例に示される集積回路を、追加ロ
ジックテストモードで動作させた場合、チップの外部端
子が多数必要なことである。
１号公報の第２の実施例に示される集積回路を、追加ロ
ジックテストモードで動作させた場合、チップの外部端
子が多数必要なことである。
【００１０】その理由は、マイクロコンピュータへ入力
する割り込み要求信号と、ユーザ用追加ロジックから出
力される割り込み要求信号との双方を、チップの外部端
子として入出力させねばならないためである。
する割り込み要求信号と、ユーザ用追加ロジックから出
力される割り込み要求信号との双方を、チップの外部端
子として入出力させねばならないためである。
【００１１】したがって、本発明は上記問題点に鑑みて
なされたものであって、その目的は、上述した従来の集
積回路の接続専用ロジック部からポート・エミュレーシ
ョン機能を実現するための切替えスイッチやポート信号
ラッチを取り除き、回路の簡易化を図る事により、小型
・軽量化された集積回路を提供することにある。
なされたものであって、その目的は、上述した従来の集
積回路の接続専用ロジック部からポート・エミュレーシ
ョン機能を実現するための切替えスイッチやポート信号
ラッチを取り除き、回路の簡易化を図る事により、小型
・軽量化された集積回路を提供することにある。
【００１２】本発明の他の目的は、上述した従来の集積
回路において、動作試験用のテストパターン作成に多大
の工数を要した接続専用接続専用ロジック部の動作試験
を容易にし、生産性と信頼性の向上した集積回路を提供
する事にある。
回路において、動作試験用のテストパターン作成に多大
の工数を要した接続専用接続専用ロジック部の動作試験
を容易にし、生産性と信頼性の向上した集積回路を提供
する事にある。
【００１３】本発明のさらに別の目的は、上述した従来
の集積回路の出荷用テストモードにおいて、チップの外
部端子の本数を削減し、小型・軽量化された集積回路を
提供する事にある。
の集積回路の出荷用テストモードにおいて、チップの外
部端子の本数を削減し、小型・軽量化された集積回路を
提供する事にある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、同一の半導体チップ上
に、マイクロコンピュータとユーザ用追加ロジックとを
有するユーザ用ロジックつき集積回路において、前記マ
イクロコンピュータと前記ユーザ用ロジックとを接続す
る接続専用ロジック部を有し、前記マイクロコンピュー
タは、外部端子に接続されたポート回路を有し、前記ポ
ート回路は、前記外部端子を経由してチップ外部とデー
タの入力及び出力が可能とされ、且つ、前記ポート回路
は前記マイクロコンピュータ内部に備えられた第一のバ
スに接続され、前記接続専用ロジック部は、前記マイク
ロコンピュータ内部に備えられた前記第一のバスと、前
記ユーザ用追加ロジックに接続するための第二のバス
と、に接続され、前記マイクロコンピュータの前記ポー
ト回路に接続された端子を経由して、前記ユーザ用追加
ロジックへの読み出し及び書き込みが可能とされたこと
を特徴とする。
め、本発明の半導体集積回路は、同一の半導体チップ上
に、マイクロコンピュータとユーザ用追加ロジックとを
有するユーザ用ロジックつき集積回路において、前記マ
イクロコンピュータと前記ユーザ用ロジックとを接続す
る接続専用ロジック部を有し、前記マイクロコンピュー
タは、外部端子に接続されたポート回路を有し、前記ポ
ート回路は、前記外部端子を経由してチップ外部とデー
タの入力及び出力が可能とされ、且つ、前記ポート回路
は前記マイクロコンピュータ内部に備えられた第一のバ
スに接続され、前記接続専用ロジック部は、前記マイク
ロコンピュータ内部に備えられた前記第一のバスと、前
記ユーザ用追加ロジックに接続するための第二のバス
と、に接続され、前記マイクロコンピュータの前記ポー
ト回路に接続された端子を経由して、前記ユーザ用追加
ロジックへの読み出し及び書き込みが可能とされたこと
を特徴とする。
【００１５】また、本発明は、前記マイクロコンピュー
タと前記ユーザ用追加ロジックとを接続する前記専用接
続専用ロジック部が、前記ユーザ用追加ロジックに接続
するための前記第二のバスが正常に動作していることを
検査するためのバス検査用レジスタを有し、前記バス検
査用レジスタは、前記第二のバスのデータ転送幅と同一
のビット幅で構成されると共に、前記マイクロコンピュ
ータから読み出しと書き込みをするための所定のアドレ
スに割り当てられ、前記第一及び第二のバスを経由して
前記マイクロコンピュータ側から任意のデータの書き込
みと読み出しとが可能に構成されてなる、ことを特徴と
する。
タと前記ユーザ用追加ロジックとを接続する前記専用接
続専用ロジック部が、前記ユーザ用追加ロジックに接続
するための前記第二のバスが正常に動作していることを
検査するためのバス検査用レジスタを有し、前記バス検
査用レジスタは、前記第二のバスのデータ転送幅と同一
のビット幅で構成されると共に、前記マイクロコンピュ
ータから読み出しと書き込みをするための所定のアドレ
スに割り当てられ、前記第一及び第二のバスを経由して
前記マイクロコンピュータ側から任意のデータの書き込
みと読み出しとが可能に構成されてなる、ことを特徴と
する。
【００１６】また、本発明は、前記ユーザ用追加ロジッ
クが、前記マイクロコンピュータへの割り込み要求信号
を有し、前記マイクロコンピュータと前記ユーザ用追加
ロジックとを接続する専用インターフェース回路は、前
記ユーザ用追加ロジックから出力された割り込み要求を
前記マイクロコンピュータに伝達する回路と、割り込み
要求信号検査用レジスタと、を有し、前記割り込み要求
信号検査用レジスタは、割り込み要求信号本数分のビッ
トを有し、前記割り込み要求信号検査用レジスタの各々
のビットは、前記マイクロコンピュータより任意の値が
書き込み可能とされ、前記各々のビットの出力を前記割
り込み要求信号に代わって前記マイクロコンピュータに
伝達する回路と、を有することを特徴とする。
クが、前記マイクロコンピュータへの割り込み要求信号
を有し、前記マイクロコンピュータと前記ユーザ用追加
ロジックとを接続する専用インターフェース回路は、前
記ユーザ用追加ロジックから出力された割り込み要求を
前記マイクロコンピュータに伝達する回路と、割り込み
要求信号検査用レジスタと、を有し、前記割り込み要求
信号検査用レジスタは、割り込み要求信号本数分のビッ
トを有し、前記割り込み要求信号検査用レジスタの各々
のビットは、前記マイクロコンピュータより任意の値が
書き込み可能とされ、前記各々のビットの出力を前記割
り込み要求信号に代わって前記マイクロコンピュータに
伝達する回路と、を有することを特徴とする。
【００１７】さらに、本発明は、同一の半導体チップ上
に、マイクロコンピュータとユーザ用追加ロジックとを
有するユーザ用ロジックつき集積回路において、前記ユ
ーザ用追加ロジックと前記マイクロコンピュータとの間
に、前記マイクロコンピュータの内部バスに直結された
接続専用ロジック部を備え、前記ユーザ用追加ロジック
のテスト時に、前記ユーザ用追加ロジックは前記マイク
ロコンピュータＣＰＵの制御から解放され、前記マイク
ロコンピュータのバス／ポート切替端子と読み出し／書
き込み制御信号を用いて外部から前記内部バス、前記接
続専用ロジック部を介して前記ユーザ用追加ロジックへ
の読み出し及び書き込みを行う、ことを特徴とする。
に、マイクロコンピュータとユーザ用追加ロジックとを
有するユーザ用ロジックつき集積回路において、前記ユ
ーザ用追加ロジックと前記マイクロコンピュータとの間
に、前記マイクロコンピュータの内部バスに直結された
接続専用ロジック部を備え、前記ユーザ用追加ロジック
のテスト時に、前記ユーザ用追加ロジックは前記マイク
ロコンピュータＣＰＵの制御から解放され、前記マイク
ロコンピュータのバス／ポート切替端子と読み出し／書
き込み制御信号を用いて外部から前記内部バス、前記接
続専用ロジック部を介して前記ユーザ用追加ロジックへ
の読み出し及び書き込みを行う、ことを特徴とする。
【００１８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、ユーザ用追加ロジックへのチップ
外部からの読み出しと書き込みとを、マイクロコンピュ
ータの内部バスを経由させ、かつ、マイクロコンピュー
タの中央処理装置を動作させずに行うようにしたもので
ある。より具体的には、ユーザ用追加ロジックをマイク
ロコンピュータの内部バス（図１の３０）に直接接続す
る手段としての接続専用ロジック部（図１の４）と、チ
ップの外部端子であるバス／ポート切替え端子（図１の
３）からマイクロコンピュータの内部バス（図１の３
０）への読み出しと書き込みを行う手段としてのポート
回路（図１の３１）と、を有する。
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、ユーザ用追加ロジックへのチップ
外部からの読み出しと書き込みとを、マイクロコンピュ
ータの内部バスを経由させ、かつ、マイクロコンピュー
タの中央処理装置を動作させずに行うようにしたもので
ある。より具体的には、ユーザ用追加ロジックをマイク
ロコンピュータの内部バス（図１の３０）に直接接続す
る手段としての接続専用ロジック部（図１の４）と、チ
ップの外部端子であるバス／ポート切替え端子（図１の
３）からマイクロコンピュータの内部バス（図１の３
０）への読み出しと書き込みを行う手段としてのポート
回路（図１の３１）と、を有する。
【００１９】また、本発明は、その好ましい実施の形態
において、マイクロコンピュータの内部バスとユーザ用
追加ロジックと接続するスイッチ部分を容易に試験可能
としたものである。より具体的には、ユーザ用追加ロジ
ック用の接続専用ロジック部（図２の４）の内部に、ユ
ーザ用追加ロジック（図２の５）に接続するバス（図２
の７）の動作を確認する手段としてのバス検査用レジス
タ（図２の５０）を有する。
において、マイクロコンピュータの内部バスとユーザ用
追加ロジックと接続するスイッチ部分を容易に試験可能
としたものである。より具体的には、ユーザ用追加ロジ
ック用の接続専用ロジック部（図２の４）の内部に、ユ
ーザ用追加ロジック（図２の５）に接続するバス（図２
の７）の動作を確認する手段としてのバス検査用レジス
タ（図２の５０）を有する。
【００２０】更に、本発明は、別の好ましい実施の形態
において、ユーザ用追加ロジック（図７の５）からの割
り込み要求信号（図７の６９）を、テストモード時にチ
ップ外部より確認する手段としての、割り込み要求信号
とマイクロコンピュータのポート機能とのマルチプレク
サ（図７の６３）を有する。また、マイクロコンピュー
タの割り込みコントローラへの割り込み要求入力を操作
する手段としての、検査用レジスタ（図７の６５）と、
ユーザ用追加ロジックからの割り込み要求信号と検査用
レジスタの出力とのマルチプレクサ（図７の７１）と、
を有する。
において、ユーザ用追加ロジック（図７の５）からの割
り込み要求信号（図７の６９）を、テストモード時にチ
ップ外部より確認する手段としての、割り込み要求信号
とマイクロコンピュータのポート機能とのマルチプレク
サ（図７の６３）を有する。また、マイクロコンピュー
タの割り込みコントローラへの割り込み要求入力を操作
する手段としての、検査用レジスタ（図７の６５）と、
ユーザ用追加ロジックからの割り込み要求信号と検査用
レジスタの出力とのマルチプレクサ（図７の７１）と、
を有する。
【００２１】本発明の実施の形態においては、ユーザ用
追加ロジックへのチップ外部からの読み出しと書き込み
とを、通常のマイクロコンピュータが有するポート回路
と内部バスとを用いて行うため、従来は接続専用ロジッ
ク部の内部に有していたポートエミュレーション機能を
備える必要がない。
追加ロジックへのチップ外部からの読み出しと書き込み
とを、通常のマイクロコンピュータが有するポート回路
と内部バスとを用いて行うため、従来は接続専用ロジッ
ク部の内部に有していたポートエミュレーション機能を
備える必要がない。
【００２２】また、マイクロコンピュータ側からバス検
査用レジスタに任意の値を書き込む事により、マイクロ
コンピュータ側からユーザ用追加ロジックに接続された
バスのテストが可能なため、接続専用インターフェース
内部のバス切替えスイッチのテストをユーザ用追加ロジ
ックの種類によらず常に同一のテストパタンで行える。
査用レジスタに任意の値を書き込む事により、マイクロ
コンピュータ側からユーザ用追加ロジックに接続された
バスのテストが可能なため、接続専用インターフェース
内部のバス切替えスイッチのテストをユーザ用追加ロジ
ックの種類によらず常に同一のテストパタンで行える。
【００２３】更に、出荷テストモードにて、ユーザ用追
加ロジックからの割り込み要求信号を、マイクロコンピ
ュータのポート機能端子からマルチプレクサして出力
し、マイクロコンピュータへの割り込み要求信号のテス
トを検査用レジスタを使用して行うため、チップの外部
端子数を従来より削減可能である。
加ロジックからの割り込み要求信号を、マイクロコンピ
ュータのポート機能端子からマルチプレクサして出力
し、マイクロコンピュータへの割り込み要求信号のテス
トを検査用レジスタを使用して行うため、チップの外部
端子数を従来より削減可能である。
【００２４】図１は、本発明の一実施の形態の全体構成
を示すブロック図である。図１を参照すると、本発明
は、その好ましい実施の形態において、マイクロコンピ
ュータ１と、ユーザ用追加ロジック５と、この両者を接
続するための接続専用ロジック部４と、を備える。
を示すブロック図である。図１を参照すると、本発明
は、その好ましい実施の形態において、マイクロコンピ
ュータ１と、ユーザ用追加ロジック５と、この両者を接
続するための接続専用ロジック部４と、を備える。
【００２５】マイクロコンピュータ１は、バス／ポート
切り替え外部端子３と、内部バス３０を有する。接続専
用ロジック部４は、マイクロコンピュータ１の内部バス
３０に直接接続されている。また、マイクロコンピュー
タ１からユーザ用追加ロジック５へアクセス（即ち、デ
ータを入出力）するための制御信号群６１、６２を有す
る。
切り替え外部端子３と、内部バス３０を有する。接続専
用ロジック部４は、マイクロコンピュータ１の内部バス
３０に直接接続されている。また、マイクロコンピュー
タ１からユーザ用追加ロジック５へアクセス（即ち、デ
ータを入出力）するための制御信号群６１、６２を有す
る。
【００２６】本発明の一実施の形態において、集積回路
は、少なくとも２つの動作モードを有する。１つは「通
常動作モード」であり、他の１つは「ユーザ用追加ロジ
ック・テストモード」である。これらのモードは、例え
ばチップ外部に接続されたテスト入力端子等により決定
される。
は、少なくとも２つの動作モードを有する。１つは「通
常動作モード」であり、他の１つは「ユーザ用追加ロジ
ック・テストモード」である。これらのモードは、例え
ばチップ外部に接続されたテスト入力端子等により決定
される。
【００２７】通常動作モード時、ユーザ用追加ロジック
５は、マイクロコンピュータ１内部の中央処理装置（図
２の３５）からのみアクセスが可能である。このモード
時、バス／ポート切替端子３は、マイクロコンピュータ
１の外部の、不図示のメモリや周辺チップを接続するた
めのバスとして、あるいは、外部にこれらのチップを接
続しない場合には、ポートとして、用いることができ
る。このモード時、内部バス３０と、読み出し書き込み
制御信号群６１、６２は、マイクロコンピュータ１内部
の中央処理装置により制御される。
５は、マイクロコンピュータ１内部の中央処理装置（図
２の３５）からのみアクセスが可能である。このモード
時、バス／ポート切替端子３は、マイクロコンピュータ
１の外部の、不図示のメモリや周辺チップを接続するた
めのバスとして、あるいは、外部にこれらのチップを接
続しない場合には、ポートとして、用いることができ
る。このモード時、内部バス３０と、読み出し書き込み
制御信号群６１、６２は、マイクロコンピュータ１内部
の中央処理装置により制御される。
【００２８】ユーザ用追加ロジック・テストモード時、
ユーザ用追加ロジック５は、マイクロコンピュータ１内
部の中央処理装置の制御から解放され、バス／ポート切
替端子３を経由して、チップ外部から直接アクセス可能
である。この時、内部バス３０も、マイクロコンピュー
タ１の内部の中央処理装置の制御から解放される。
ユーザ用追加ロジック５は、マイクロコンピュータ１内
部の中央処理装置の制御から解放され、バス／ポート切
替端子３を経由して、チップ外部から直接アクセス可能
である。この時、内部バス３０も、マイクロコンピュー
タ１の内部の中央処理装置の制御から解放される。
【００２９】チップ外部からユーザ用追加ロジック５へ
の、読み出し及び書き込みの制御には、モード設定端子
３２、３３、３４が使用される。更に、読み出し／書き
込み制御信号群６１、６２も、チップ外部からのモード
設定端子３２、３３、３４により制御される。
の、読み出し及び書き込みの制御には、モード設定端子
３２、３３、３４が使用される。更に、読み出し／書き
込み制御信号群６１、６２も、チップ外部からのモード
設定端子３２、３３、３４により制御される。
【００３０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
【００３１】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、マイクロコンピュータ１
は、中央処理装置と特殊機能ブロックを１チップにまと
めた、シングルチップ・マイクロコンピュータである。
である。図１を参照すると、マイクロコンピュータ１
は、中央処理装置と特殊機能ブロックを１チップにまと
めた、シングルチップ・マイクロコンピュータである。
【００３２】マイクロコンピュータ１は、入出力端子群
２と、バス／ポート切替外部端子３と、内部バス３０
と、ポート回路３１と、第一、第二のテスト入力端子
９、１０と、モード設定端子３１、３３、３４と、制御
信号群６１と、を有する。
２と、バス／ポート切替外部端子３と、内部バス３０
と、ポート回路３１と、第一、第二のテスト入力端子
９、１０と、モード設定端子３１、３３、３４と、制御
信号群６１と、を有する。
【００３３】入出力端子群２は、ポート機能としての使
用、あるいは、シリアル・インターフェースやタイマと
いった内蔵特殊機能ブロックの入出力等に使用される。
用、あるいは、シリアル・インターフェースやタイマと
いった内蔵特殊機能ブロックの入出力等に使用される。
【００３４】制御信号群６１は、マイクロコンピュータ
１から接続専用ロジック部４への書き込み、及び読み出
しの制御に使用される。
１から接続専用ロジック部４への書き込み、及び読み出
しの制御に使用される。
【００３５】接続専用ロジック部４は、マイクロコンピ
ュータ１のアドレス／データ兼用の内部バス３０に直接
接続されている。接続専用ロジック部４は、マイクロコ
ンピュータ１からユーザ用追加ロジック５へアクセスす
るためのバス７と、読み出し及び書き込み制御信号群６
２とを有する。
ュータ１のアドレス／データ兼用の内部バス３０に直接
接続されている。接続専用ロジック部４は、マイクロコ
ンピュータ１からユーザ用追加ロジック５へアクセスす
るためのバス７と、読み出し及び書き込み制御信号群６
２とを有する。
【００３６】ユーザ用追加ロジック５は、アドレス／デ
ータ兼用バス７と、読み出し及び書き込み制御信号群６
２と、チップ外部との入出力端子６とを有する。
ータ兼用バス７と、読み出し及び書き込み制御信号群６
２と、チップ外部との入出力端子６とを有する。
【００３７】図２は、本実施例のマイクロコンピュータ
１と接続専用ロジック部４の詳細構成を示すブロック図
である。
１と接続専用ロジック部４の詳細構成を示すブロック図
である。
【００３８】図２を参照すると、マイクロコンピュータ
１は、中央処理装置３５と、内部バス３０と、ポート回
路３１と、アクセス制御回路６０と、を含む。内部バス
３０は、中央処理装置３５と、ポート回路３１と、アク
セス制御回路６０と、専属専用ロジック部４と、に接続
されている。
１は、中央処理装置３５と、内部バス３０と、ポート回
路３１と、アクセス制御回路６０と、を含む。内部バス
３０は、中央処理装置３５と、ポート回路３１と、アク
セス制御回路６０と、専属専用ロジック部４と、に接続
されている。
【００３９】また、接続専用ロジック部４は、読み出し
／書き込み制御回路４５と、アドレスラッチ４６と、バ
スバッファ４７、４８、４９と、バス検査用レジスタ５
０と、を備えて構成される。
／書き込み制御回路４５と、アドレスラッチ４６と、バ
スバッファ４７、４８、４９と、バス検査用レジスタ５
０と、を備えて構成される。
【００４０】本実施例の集積回路において、マイクロコ
ンピュータ１の内部バス３０は、アドレス／データ・マ
ルチプレクスト型であるが、ユーザ用追加ロジック部５
のバスは、アドレス／データ・セパレート型であり、デ
ータバス７ａとアドレスバス７ｂとに分かれている。こ
のため、接続専用ロジック部４の内部に、マルチプレク
スト・バスをセパレート・バスに変換するためのアドレ
スラッチ４６を有する。
ンピュータ１の内部バス３０は、アドレス／データ・マ
ルチプレクスト型であるが、ユーザ用追加ロジック部５
のバスは、アドレス／データ・セパレート型であり、デ
ータバス７ａとアドレスバス７ｂとに分かれている。こ
のため、接続専用ロジック部４の内部に、マルチプレク
スト・バスをセパレート・バスに変換するためのアドレ
スラッチ４６を有する。
【００４１】更に、接続専用ロジック部４の検査時の故
障検出率を容易に向上せしめるための、バス検査用レジ
スタ５０を有する。
障検出率を容易に向上せしめるための、バス検査用レジ
スタ５０を有する。
【００４２】次に、本実施例の動作について詳細に説明
する。
する。
【００４３】本実施例において、マイクロコンピュータ
１の動作モードは、第一、第二のテスト入力端子９、１
０により決定される。図３に示す通り、第一のテスト入
力端子９が論理“０”の場合は「通常動作モード」に、
論理“１”の場合は「出荷用テストモード」に設定され
る。
１の動作モードは、第一、第二のテスト入力端子９、１
０により決定される。図３に示す通り、第一のテスト入
力端子９が論理“０”の場合は「通常動作モード」に、
論理“１”の場合は「出荷用テストモード」に設定され
る。
【００４４】各モードは、更に第二のテスト入力端子１
０により、より詳細なモードに設定される。即ち、「通
常動作モード」は、「１チップ動作モード」と「外部拡
張モード」とに、「出荷用テストモード」は、「既存の
マイクロコンピュータ・テストモード」と「ユーザ用追
加ロジックテストモード」に設定される。
０により、より詳細なモードに設定される。即ち、「通
常動作モード」は、「１チップ動作モード」と「外部拡
張モード」とに、「出荷用テストモード」は、「既存の
マイクロコンピュータ・テストモード」と「ユーザ用追
加ロジックテストモード」に設定される。
【００４５】本実施例のマイクロコンピュータ１は、通
常動作モードでは、リセット直後に内蔵ＲＯＭより命令
の取り込みを開始する。一方、出荷用テストモードのう
ち、既存のマイクロコンピュータ・テストモードでは、
リセット直後にチップの外部より命令の取り込みを開始
する。また、ユーザ用追加ロジック・テストモードで
は、マイクロコンピュータ１は動作を停止し、ユーザ用
追加ロジック５はチップの外部よりアクセス（即ち、デ
ータの入出力が）可能である。
常動作モードでは、リセット直後に内蔵ＲＯＭより命令
の取り込みを開始する。一方、出荷用テストモードのう
ち、既存のマイクロコンピュータ・テストモードでは、
リセット直後にチップの外部より命令の取り込みを開始
する。また、ユーザ用追加ロジック・テストモードで
は、マイクロコンピュータ１は動作を停止し、ユーザ用
追加ロジック５はチップの外部よりアクセス（即ち、デ
ータの入出力が）可能である。
【００４６】通常動作モード、及び、既存のマイクロコ
ンピュータ・テストモード時、ユーザ用追加ロジック５
は、マイクロコンピュータ１内部の中央処理装置３５か
らのみアクセス（即ち、データの入出力）可能である。
ユーザ用追加ロジック・テストモード時、ユーザ用追加
ロジック５は、集積回路の外部からのみアクセス可能で
ある。
ンピュータ・テストモード時、ユーザ用追加ロジック５
は、マイクロコンピュータ１内部の中央処理装置３５か
らのみアクセス（即ち、データの入出力）可能である。
ユーザ用追加ロジック・テストモード時、ユーザ用追加
ロジック５は、集積回路の外部からのみアクセス可能で
ある。
【００４７】このモードの時、内部バス３０と、読み出
し書き込み制御信号群６１、６２とは、マイクロコンピ
ュータ１内部の中央処理装置３５により制御される。
し書き込み制御信号群６１、６２とは、マイクロコンピ
ュータ１内部の中央処理装置３５により制御される。
【００４８】更に、通常動作モード時、第二のテスト入
力端子１０が論理“１”の場合、シングルチップ・マイ
クロコンピュータ１は、外部拡張モードで動作する。即
ち、バス／ポート切り替え外部端子３は、マイクロコン
ピュータ１の外部にメモリや周辺チップを接続するため
のバスとして動作する。
力端子１０が論理“１”の場合、シングルチップ・マイ
クロコンピュータ１は、外部拡張モードで動作する。即
ち、バス／ポート切り替え外部端子３は、マイクロコン
ピュータ１の外部にメモリや周辺チップを接続するため
のバスとして動作する。
【００４９】逆に、通常動作モード時、第二のテスト入
力端子１０が論理“０”の場合、バス／ポート切り替え
端子３は、ポートとして動作する。
力端子１０が論理“０”の場合、バス／ポート切り替え
端子３は、ポートとして動作する。
【００５０】通常動作モードで動作している時、中央処
理装置３５からポート回路３１と接続専用ロジック部４
とへは、内部バス３０を経由して読み出しと書き込みと
が可能である。
理装置３５からポート回路３１と接続専用ロジック部４
とへは、内部バス３０を経由して読み出しと書き込みと
が可能である。
【００５１】マイクロコンピュータ１内部の読み出し／
書き込み制御回路６０は、通常動作及び既存のマイクロ
コンピュータ・テストモード時には、中央処理装置３５
から出力される制御信号４２、４３、４４の値を、それ
ぞれ制御信号６１ａ、６１ｂ、６１ｃに伝達し、ユーザ
用追加ロジック・テストモード時には、外部端子である
モード端子３２、３３、３４の値を、それぞれ制御信号
６１ａ、６１ｂ、６１ｃに伝達する。
書き込み制御回路６０は、通常動作及び既存のマイクロ
コンピュータ・テストモード時には、中央処理装置３５
から出力される制御信号４２、４３、４４の値を、それ
ぞれ制御信号６１ａ、６１ｂ、６１ｃに伝達し、ユーザ
用追加ロジック・テストモード時には、外部端子である
モード端子３２、３３、３４の値を、それぞれ制御信号
６１ａ、６１ｂ、６１ｃに伝達する。
【００５２】接続専用ロジック部４内部の読み出し／書
き込み制御回路４５は、動作モードによらず常に、制御
信号６１ａ、６１ｂの値を接続専用ロジック４内部で用
いられる制御信号５４、５５、及び、制御信号６１ａ、
６１ｂの値をユーザ用以下ロジックに入力される制御信
号６２ａ、６２ｂに伝達する。
き込み制御回路４５は、動作モードによらず常に、制御
信号６１ａ、６１ｂの値を接続専用ロジック４内部で用
いられる制御信号５４、５５、及び、制御信号６１ａ、
６１ｂの値をユーザ用以下ロジックに入力される制御信
号６２ａ、６２ｂに伝達する。
【００５３】次に、通常動作モード、及び、既存のマイ
クロコンピュータ・テストモード時における、ユーザ用
追加ロジック５への読み出し、及び書き込み動作につい
て説明する。
クロコンピュータ・テストモード時における、ユーザ用
追加ロジック５への読み出し、及び書き込み動作につい
て説明する。
【００５４】これらのモードでは、制御信号６１ａ、６
１ｂ、６１ｃには、各々制御信号４２、４３、４４の状
態が伝達される。また、ポート制御信号３９、４０、４
１は、読み出し／書き込み制御回路６０の内部レジスタ
の状態により制御される。
１ｂ、６１ｃには、各々制御信号４２、４３、４４の状
態が伝達される。また、ポート制御信号３９、４０、４
１は、読み出し／書き込み制御回路６０の内部レジスタ
の状態により制御される。
【００５５】第一のサイクルでは、中央処理装置３５よ
り出力されたアドレスが、内部バス３０を経由して転送
される。この時、中央処理装置３５から出力される制御
信号４４（アドレスストローブ）がアクティブになる。
読み出し／書き込み制御回路６０は、制御信号４４の状
態を制御信号６１ｃに伝達し、内部バス３０上のアドレ
ス信号がアドレスラッチ４６に伝達される。制御信号４
４がインアクティブになる時、アドレスラッチ４６にア
ドレス信号がラッチされる。アドレス信号は、アドレス
バス７ｂを経由して、ユーザ用追加論理回路５に伝達さ
れる。
り出力されたアドレスが、内部バス３０を経由して転送
される。この時、中央処理装置３５から出力される制御
信号４４（アドレスストローブ）がアクティブになる。
読み出し／書き込み制御回路６０は、制御信号４４の状
態を制御信号６１ｃに伝達し、内部バス３０上のアドレ
ス信号がアドレスラッチ４６に伝達される。制御信号４
４がインアクティブになる時、アドレスラッチ４６にア
ドレス信号がラッチされる。アドレス信号は、アドレス
バス７ｂを経由して、ユーザ用追加論理回路５に伝達さ
れる。
【００５６】第二のサイクルでは、データが、内部バス
３０を経由して転送される。この時、読み出しの場合に
は、制御信号４２（リードストローブ）がアクティブと
なり、書き込みの場合には、制御信号４３（ライトスト
ローブ）がアクティブになる。マイクロコンピュータ１
内部の読み出し／書き込み制御回路６０は、制御信号４
２の状態を制御信号６１ａに、制御信号４３の状態を制
御信号６１ｂに、それぞれ伝達する。
３０を経由して転送される。この時、読み出しの場合に
は、制御信号４２（リードストローブ）がアクティブと
なり、書き込みの場合には、制御信号４３（ライトスト
ローブ）がアクティブになる。マイクロコンピュータ１
内部の読み出し／書き込み制御回路６０は、制御信号４
２の状態を制御信号６１ａに、制御信号４３の状態を制
御信号６１ｂに、それぞれ伝達する。
【００５７】接続専用ロジック部４の内部の読み出し／
書き込み制御回路４５は、制御信号６１ｂの状態を制御
信号５４及び制御信号６２ｂに、制御信号６１ａの状態
を制御信号５５及び制御信号６２ａに伝達する。読み出
しの場合には、制御信号５４がインアクティブ、且つ、
制御信号５５がアクティブになり、バスバッファ４７は
データバス７ａをドライブせず、バスバッファ４８が内
部バス３０をドライブする。
書き込み制御回路４５は、制御信号６１ｂの状態を制御
信号５４及び制御信号６２ｂに、制御信号６１ａの状態
を制御信号５５及び制御信号６２ａに伝達する。読み出
しの場合には、制御信号５４がインアクティブ、且つ、
制御信号５５がアクティブになり、バスバッファ４７は
データバス７ａをドライブせず、バスバッファ４８が内
部バス３０をドライブする。
【００５８】書き込みの場合には、制御信号５４がアク
ティブに、制御信号５５がインアクティブになり、バス
バッファ４７はデータバス７ａをドライブし、バスバッ
ファ４８は内部バス３０をドライブしない。
ティブに、制御信号５５がインアクティブになり、バス
バッファ４７はデータバス７ａをドライブし、バスバッ
ファ４８は内部バス３０をドライブしない。
【００５９】従って、読み出しの場合には、ユーザ用追
加ロジック５より出力されたデータが、データバス７ａ
とバスバッファ４８と内部バス３０とを順に経由して、
中央処理装置３５に入力される。
加ロジック５より出力されたデータが、データバス７ａ
とバスバッファ４８と内部バス３０とを順に経由して、
中央処理装置３５に入力される。
【００６０】書き込みの場合には、中央処理装置３５よ
り出力されたデータが、内部バス３０とバスバッファ４
７とデータバス７ａとを順に経由してユーザ用追加ロジ
ック５に入力される。
り出力されたデータが、内部バス３０とバスバッファ４
７とデータバス７ａとを順に経由してユーザ用追加ロジ
ック５に入力される。
【００６１】以上が、通常動作モード時の、ユーザ用追
加ロジック５への読み出しまたは書き込み動作の説明で
ある。
加ロジック５への読み出しまたは書き込み動作の説明で
ある。
【００６２】次に、ユーザ用追加ロジックテストモード
時における、チップ外部からユーザ用追加ロジック５へ
の読み出しまたは書き込み動作を説明する。図４に、各
部の動作状態の真理値表を示す。
時における、チップ外部からユーザ用追加ロジック５へ
の読み出しまたは書き込み動作を説明する。図４に、各
部の動作状態の真理値表を示す。
【００６３】チップがユーザ用追加ロジックテストモー
ドで動作している時、ポート回路３１から接続専用ロジ
ック部４へは、内部バス３０を経由して読み出し書き込
みが可能である。これらの読み出しと書き込みとの制御
は、マイクロコンピュータ１の読み出し／書き込み制御
回路６０により行われる。
ドで動作している時、ポート回路３１から接続専用ロジ
ック部４へは、内部バス３０を経由して読み出し書き込
みが可能である。これらの読み出しと書き込みとの制御
は、マイクロコンピュータ１の読み出し／書き込み制御
回路６０により行われる。
【００６４】このモードでは、制御信号６１ａ、６１
ｂ、６１ｃには、各々モード設定端子３２、３３、３４
の状態が伝達される。また、ポート制御信号３９、４
０、４１は、モード設定端子３２、３３、３４の組み合
わせにより制御される。
ｂ、６１ｃには、各々モード設定端子３２、３３、３４
の状態が伝達される。また、ポート制御信号３９、４
０、４１は、モード設定端子３２、３３、３４の組み合
わせにより制御される。
【００６５】図５に、このモードの読み出し動作タイミ
ングチャートを示し、図６に、このモードの書き込み動
作のタイミングチャートを示す。
ングチャートを示し、図６に、このモードの書き込み動
作のタイミングチャートを示す。
【００６６】第一のサイクルでは、バス／ポート切替端
子３より入力されたアドレスを、内部バス３０を経由し
てアドレス・バス７ｂに転送する。この時、モード設定
端子３４（アドレスストローブ）をアクティブに、モー
ド設定端子３２（リードストローブ）及び３３（ライト
ストローブ）をインアクティブにする。
子３より入力されたアドレスを、内部バス３０を経由し
てアドレス・バス７ｂに転送する。この時、モード設定
端子３４（アドレスストローブ）をアクティブに、モー
ド設定端子３２（リードストローブ）及び３３（ライト
ストローブ）をインアクティブにする。
【００６７】読み出し／書き込み制御回路６０は、モー
ド設定端子３４の状態を制御信号４０と制御信号６１ｃ
とに、モード設定端子３２の状態を制御信号４１と制御
信号６１ａとに、それぞれ伝達し、バスバッファ３６は
内部バス３０をドライブし、バスバッファ３７はバス／
ポート切替端子３をドライブしない。
ド設定端子３４の状態を制御信号４０と制御信号６１ｃ
とに、モード設定端子３２の状態を制御信号４１と制御
信号６１ａとに、それぞれ伝達し、バスバッファ３６は
内部バス３０をドライブし、バスバッファ３７はバス／
ポート切替端子３をドライブしない。
【００６８】従って、バス／ポート切替端子から入力さ
れたアドレス信号が、内部バス３０を経由してアドレス
ラッチ４６に伝達される。制御信号３４がインアクティ
ブになる時、アドレスラッチ４６にアドレス信号がラッ
チされる。アドレス信号は、アドレスバス７ｂを経由し
て、ユーザ用追加論理回路５に伝達される。
れたアドレス信号が、内部バス３０を経由してアドレス
ラッチ４６に伝達される。制御信号３４がインアクティ
ブになる時、アドレスラッチ４６にアドレス信号がラッ
チされる。アドレス信号は、アドレスバス７ｂを経由し
て、ユーザ用追加論理回路５に伝達される。
【００６９】第二のサイクルでは、内部バス３０を経由
して、データが転送される。この時、モード設定端子３
４（アドレスストローブ）をインアクティブにする。読
み出しの場合には、モード設定端子３２（リードストロ
ーブ）をアクティブにすると、マイクロコンピュータ１
内部の読み出し／書き込み制御回路６０は、モード設定
端子３２の状態を制御信号３９と制御信号４１と制御信
号６１ａとに伝達し、ポートラッチ３８がデータ貫通状
態に、バスバッファ３７がドライブ状態に、バスバッフ
ァ３６は非ドライブ状態になる。
して、データが転送される。この時、モード設定端子３
４（アドレスストローブ）をインアクティブにする。読
み出しの場合には、モード設定端子３２（リードストロ
ーブ）をアクティブにすると、マイクロコンピュータ１
内部の読み出し／書き込み制御回路６０は、モード設定
端子３２の状態を制御信号３９と制御信号４１と制御信
号６１ａとに伝達し、ポートラッチ３８がデータ貫通状
態に、バスバッファ３７がドライブ状態に、バスバッフ
ァ３６は非ドライブ状態になる。
【００７０】書き込みの場合には、モード設定端子３３
（ライトストローブ）をアクティブにすると、マイクロ
コンピュータ１内部の読み出し／書き込み制御回路６０
は、モード設定端子３３の状態を制御信号４０と制御信
号６１ｂとに、それぞれ伝達し、バスバッファ３６がド
ライブ状態に、バスバッファ３７は非ドライブ状態にな
る。
（ライトストローブ）をアクティブにすると、マイクロ
コンピュータ１内部の読み出し／書き込み制御回路６０
は、モード設定端子３３の状態を制御信号４０と制御信
号６１ｂとに、それぞれ伝達し、バスバッファ３６がド
ライブ状態に、バスバッファ３７は非ドライブ状態にな
る。
【００７１】接続専用ロジック部４の内部の読み出し／
書き込み制御回路４５は、制御信号６１ｂの状態を制御
信号５４及び制御信号６２ｂに、制御信号６１ａの状態
を制御信号５５及び制御信号６２ｂに伝達する。読み出
しの場合には、制御信号５４がインアクティブに、制御
信号５５がアクティブになり、バスバッファ４７はデー
タバス７ａをドライブせず、バスバッファ４８が内部バ
ス３０をドライブする。
書き込み制御回路４５は、制御信号６１ｂの状態を制御
信号５４及び制御信号６２ｂに、制御信号６１ａの状態
を制御信号５５及び制御信号６２ｂに伝達する。読み出
しの場合には、制御信号５４がインアクティブに、制御
信号５５がアクティブになり、バスバッファ４７はデー
タバス７ａをドライブせず、バスバッファ４８が内部バ
ス３０をドライブする。
【００７２】書き込みの場合には、制御信号５４がアク
ティブに、制御信号５５がインアクティブになり、バス
バッファ４７はデータバス７ａをドライブし、バスバッ
ファ４８は内部バス３０をドライブしない。
ティブに、制御信号５５がインアクティブになり、バス
バッファ４７はデータバス７ａをドライブし、バスバッ
ファ４８は内部バス３０をドライブしない。
【００７３】従って、読み出しの場合には、ユーザ用追
加ロジック５より出力されたデータが、データバス７ａ
とバスバッファ４８と内部バス３０とポートラッチ３８
とバスバッファ３７とを順に経由して、バス／ポート切
替端子３より出力される。
加ロジック５より出力されたデータが、データバス７ａ
とバスバッファ４８と内部バス３０とポートラッチ３８
とバスバッファ３７とを順に経由して、バス／ポート切
替端子３より出力される。
【００７４】書き込みの場合には、バス／ポート切替端
子３より入力されたデータが、バスバッファ３６と内部
バス３０とバスバッファ４７とデータバス７ａとを順に
経由してユーザ用追加ロジック５に入力される。
子３より入力されたデータが、バスバッファ３６と内部
バス３０とバスバッファ４７とデータバス７ａとを順に
経由してユーザ用追加ロジック５に入力される。
【００７５】以上が、ユーザ用追加ロジックテストモー
ド時の、ユーザ用追加ロジック５への読み出しまたは書
き込み動作の説明である。
ド時の、ユーザ用追加ロジック５への読み出しまたは書
き込み動作の説明である。
【００７６】次に、本発明のユーザ用追加ロジックに接
続するバスの動作を確認するためのバス検査用レジスタ
の実施例について説明する。
続するバスの動作を確認するためのバス検査用レジスタ
の実施例について説明する。
【００７７】図２を参照すると、バス検査用レジスタ５
０は、入力がユーザ用追加ロジックに入力されるデータ
バス７ａに接続されており、出力はバスバッファ４９を
介してデータバス７ａに接続されている。
０は、入力がユーザ用追加ロジックに入力されるデータ
バス７ａに接続されており、出力はバスバッファ４９を
介してデータバス７ａに接続されている。
【００７８】バス検査用レジスタ５０の書き込み用制御
信号５６と、バスバッファ４９のドライブ制御信号５７
とは、接続専用ロジック部４内部の読み出し／書き込み
制御回路４５にて生成される。バス検査用レジスタ５０
の読み出し／書き込みアドレスは、制御回路４５により
割り当てられる。アドレスは、例えば８ビットの場合で
あれば１６進数の５５とＡＡとの双方からアクセス可能
にする等、バスの各ビットの０と１縮退故障（stuck-at
-0 fault、stuck-at-1 fault）が検出可能なアドレスに
割り当てる。
信号５６と、バスバッファ４９のドライブ制御信号５７
とは、接続専用ロジック部４内部の読み出し／書き込み
制御回路４５にて生成される。バス検査用レジスタ５０
の読み出し／書き込みアドレスは、制御回路４５により
割り当てられる。アドレスは、例えば８ビットの場合で
あれば１６進数の５５とＡＡとの双方からアクセス可能
にする等、バスの各ビットの０と１縮退故障（stuck-at
-0 fault、stuck-at-1 fault）が検出可能なアドレスに
割り当てる。
【００７９】制御信号５６と５７とは、それぞれ、制御
信号６１ａと６１ｂと、制御回路４５内部のアドレス・
デコーダの出力との論理積により生成される。
信号６１ａと６１ｂと、制御回路４５内部のアドレス・
デコーダの出力との論理積により生成される。
【００８０】次に、バス検査用レジスタ５０を用いて故
障を検出する手順について説明する。
障を検出する手順について説明する。
【００８１】例えば、バス検査用レジスタ５０のデータ
幅が８ビットであり、アドレスが１６進で５５とＡＡと
に冗長に割り当てられている場合、次のようになる。第
一に、アドレス５５（１６進）にデータ５５（１６進）
を書き込み、その後アドレスＡＡ（１６進）を読み出
し、データが５５（１６進）であることを確認する。第
二に、アドレスＡＡ（１６進）にデータＡＡ（１６進）
を書き込み、その後アドレス５５（１６進）を読み出
し、データがＡＡ（１６進）であることを確認する。
幅が８ビットであり、アドレスが１６進で５５とＡＡと
に冗長に割り当てられている場合、次のようになる。第
一に、アドレス５５（１６進）にデータ５５（１６進）
を書き込み、その後アドレスＡＡ（１６進）を読み出
し、データが５５（１６進）であることを確認する。第
二に、アドレスＡＡ（１６進）にデータＡＡ（１６進）
を書き込み、その後アドレス５５（１６進）を読み出
し、データがＡＡ（１６進）であることを確認する。
【００８２】以上の動作で、データ・バス７ａとアドレ
ス・バスとの各ビットの０縮退故障及び１縮退故障が検
出できる。
ス・バスとの各ビットの０縮退故障及び１縮退故障が検
出できる。
【００８３】次に、図７及び図８を用いて、ユーザ用追
加ロジック５から中央処理装置３５に対し割り込み信号
が出力されている場合の実施例を説明する。図７には、
割り込みの説明に必要な部分以外は記載されていない
が、バス等の構成は、図１及び図２と同一である。図８
に、本実施例の動作モード表を示す。
加ロジック５から中央処理装置３５に対し割り込み信号
が出力されている場合の実施例を説明する。図７には、
割り込みの説明に必要な部分以外は記載されていない
が、バス等の構成は、図１及び図２と同一である。図８
に、本実施例の動作モード表を示す。
【００８４】図７を参照すると、割り込み要求出力６９
は、接続専用ロジック部４を経由してマイクロコンピュ
ータ１に接続される。割り込み要求出力６９と割り込み
検査レジスタ６５より出力される検査信号は、マルチプ
レクサ７１により選択され、割り込み要求入力６８に伝
達される。割り込み要求入力６８は、マイクロコンピュ
ータ１内部の割り込みコントローラ６４に入力されると
同時に、マイクロコンピュータ１内部のポート回路３１
にも入力される。ポート回路３１の内部では、割り込み
要求入力３８とポートラッチ３８の出力がマルチプレク
サ６３で選択され、入出力端子６７に伝達される。
は、接続専用ロジック部４を経由してマイクロコンピュ
ータ１に接続される。割り込み要求出力６９と割り込み
検査レジスタ６５より出力される検査信号は、マルチプ
レクサ７１により選択され、割り込み要求入力６８に伝
達される。割り込み要求入力６８は、マイクロコンピュ
ータ１内部の割り込みコントローラ６４に入力されると
同時に、マイクロコンピュータ１内部のポート回路３１
にも入力される。ポート回路３１の内部では、割り込み
要求入力３８とポートラッチ３８の出力がマルチプレク
サ６３で選択され、入出力端子６７に伝達される。
【００８５】接続専用ロジック部４内部のマルチプレク
サ７１と、ポート回路内部のマルチプレクサ６３とは、
読み出し／書き込み制御回路６０より出力される選択信
号により、それぞれどちらの信号を選択するか決定され
る。
サ７１と、ポート回路内部のマルチプレクサ６３とは、
読み出し／書き込み制御回路６０より出力される選択信
号により、それぞれどちらの信号を選択するか決定され
る。
【００８６】ポート３１内部のマルチプレクサ６３は、
図８に示すユーザ用追加ロジック・テストモードの時
は、割り込み要求入力６８を選択し、それ以外の時はポ
ートラッチ３８の出力を選択する。接続専用ロジック部
４内部のマルチプレクサ７１は、既存のマイクロコンピ
ュータ・テストモードの時は、割り込み検査用レジスタ
６５の出力を選択し、それ以外の時はユーザ用追加ロジ
ックから出力される割り込み要求出力を選択する。
図８に示すユーザ用追加ロジック・テストモードの時
は、割り込み要求入力６８を選択し、それ以外の時はポ
ートラッチ３８の出力を選択する。接続専用ロジック部
４内部のマルチプレクサ７１は、既存のマイクロコンピ
ュータ・テストモードの時は、割り込み検査用レジスタ
６５の出力を選択し、それ以外の時はユーザ用追加ロジ
ックから出力される割り込み要求出力を選択する。
【００８７】割り込み検査用レジスタ６５は、データバ
ス７ａに接続されており、バス検査用レジスタ（図２の
５０）と同様に、中央処理装置３５より読み出し／書き
込みが可能である。
ス７ａに接続されており、バス検査用レジスタ（図２の
５０）と同様に、中央処理装置３５より読み出し／書き
込みが可能である。
【００８８】次に、割り込み要求出力信号６９、及び、
割り込み要求入力信号６８の検査手順を説明する。
割り込み要求入力信号６８の検査手順を説明する。
【００８９】割り込み要求出力信号６９を検査するため
には、第一、第二のテスト入力端子９、１０により、集
積回路をユーザ用追加ロジックテストモードに設定す
る。
には、第一、第二のテスト入力端子９、１０により、集
積回路をユーザ用追加ロジックテストモードに設定す
る。
【００９０】集積回路の外部より、ユーザ用追加ロジッ
ク５にアクセスし、これを動作させることにより、割り
込み要求を発生させる。アクティブになった割り込み要
求出力６９は、マルチプレクサ７１と、割り込み要求入
力６８と、マルチプレクサ６３と、入出力端子６７とを
経由して、集積回路の外部に出力されるので、これを検
出する。
ク５にアクセスし、これを動作させることにより、割り
込み要求を発生させる。アクティブになった割り込み要
求出力６９は、マルチプレクサ７１と、割り込み要求入
力６８と、マルチプレクサ６３と、入出力端子６７とを
経由して、集積回路の外部に出力されるので、これを検
出する。
【００９１】割り込み要求入力信号を検査するために
は、テスト入力端子９、１０により、集積回路を既存の
マイクロコンピュータテストモードに設定する。中央処
理装置３５より、割り込み検査用レジスタ６５の対応す
るビットをセットすると、マルチプレクサ７１によりセ
ットされたビットが選択され、割り込み要求入力６８が
アクティブになる。発生した割り込みは、マイクロコン
ピュータ１内部の割り込みコントローラ６４に伝達さ
れ、コントローラ内部の割り込み要求レジスタの対応ビ
ットがセットされるので、これを中央処理装置３５にて
読み出し、状態を入出力端子群２より出力して検出す
る。
は、テスト入力端子９、１０により、集積回路を既存の
マイクロコンピュータテストモードに設定する。中央処
理装置３５より、割り込み検査用レジスタ６５の対応す
るビットをセットすると、マルチプレクサ７１によりセ
ットされたビットが選択され、割り込み要求入力６８が
アクティブになる。発生した割り込みは、マイクロコン
ピュータ１内部の割り込みコントローラ６４に伝達さ
れ、コントローラ内部の割り込み要求レジスタの対応ビ
ットがセットされるので、これを中央処理装置３５にて
読み出し、状態を入出力端子群２より出力して検出す
る。
【００９２】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００９３】本発明の第一の効果は、集積回路の面積を
削減し、小型・軽量化を実現することができる、という
ことである。
削減し、小型・軽量化を実現することができる、という
ことである。
【００９４】その理由は、本発明においては、接続専用
ロジック部からポートエミュレーション機能を取り除
き、回路の構成を簡略化する事により、集積回路のチッ
プ面積を削減したためである。
ロジック部からポートエミュレーション機能を取り除
き、回路の構成を簡略化する事により、集積回路のチッ
プ面積を削減したためである。
【００９５】本発明の第二の効果は、集積回路の信頼性
を向上することができる、というである。
を向上することができる、というである。
【００９６】その理由は、本発明においては、接続専用
ロジック部にバス検査用レジスタを設ける事により、マ
イクロコンピュータの内部バスとユーザ用追加ロジック
のバスを接続するスイッチ部の検査を可能としたためで
ある。
ロジック部にバス検査用レジスタを設ける事により、マ
イクロコンピュータの内部バスとユーザ用追加ロジック
のバスを接続するスイッチ部の検査を可能としたためで
ある。
【００９７】本発明の第三の効果は、集積回路の端子本
数を削減し、小型・軽量化を実現し、かつ信頼性を向上
することができる、ということである。
数を削減し、小型・軽量化を実現し、かつ信頼性を向上
することができる、ということである。
【００９８】その理由は、本発明においては、ユーザ用
追加ロジックから出力される割り込み要求信号の検査用
出力を、マイクロコンピュータのポート機能と兼用し、
該要求信号のマイクロコンピュータへの割り込みコント
ローラへの入力を外部端子ではなく検査用レジスタの出
力とする事により、外部端子の本数を削減したためであ
る。また、割り込み要求信号の検査用レジスタを設ける
ことにより、割り込みコントローラの検査を容易にした
ためである。
追加ロジックから出力される割り込み要求信号の検査用
出力を、マイクロコンピュータのポート機能と兼用し、
該要求信号のマイクロコンピュータへの割り込みコント
ローラへの入力を外部端子ではなく検査用レジスタの出
力とする事により、外部端子の本数を削減したためであ
る。また、割り込み要求信号の検査用レジスタを設ける
ことにより、割り込みコントローラの検査を容易にした
ためである。
【図１】本発明の一実施例の全体構成を示すブロック図
である。
である。
【図２】本発明の一実施例の詳細構成を示すブロック図
である。
である。
【図３】本発明の一実施例の読み出し動作を示すタイミ
ング図である。
ング図である。
【図４】本発明の一実施例の各部の動作状態の真理値表
を示す図である。
を示す図である。
【図５】本発明の一実施例の読み出し動作を示すタイミ
ング図である。
ング図である。
【図６】本発明の一実施例の書き込み動作を示すタイミ
ング図である。
ング図である。
【図７】本発明の第二の実施例の構成を示すブロック図
である。
である。
【図８】本発明の第二の実施例の動作モードを示す図で
ある。
ある。
１ マイクロコンピュータ ２，６ 通常入出力端子 ３ バス／ポート切替端子 ４，４ａ 接続専用ロジック部 ５ ユーザ用追加ロジック ７ バス ７ａ データバス ７ｂ アドレスバス ８ 外部端子 ９，１０ テスト入力端子 １１〜１４ スイッチ部 １５ 動作モードデコーダ １６ ポート信号ラッチ ２１ 割込み応答信号出力 ２２ 割込み要求入力信号 ２３ 割込み応答入力 ２４ 割込み要求出力 ２５ 割込み要求バッファ ２６ 割込み応答バッファ ２７，２８ バッファ制御信号 ３０ マイクロコンピュータの内部バス ３１ ポート回路 ３２ モード設定端子（リードストローブ） ３３ モード設定端子（ライトストローブ） ３４ モード設定端子（アドレスストローブ） ３５ ＣＰＵ ３６，３７ バスバッファ ３８ ポートラッチ ３９ 制御信号 ４０ 制御信号 ４１ 制御信号 ４２ 制御信号（リードストローブ） ４３ 制御信号（ライトストローブ） ４４ 制御信号（アドレスストローブ） ４５ 読み出し／書き込み制御回路 ４６ アドレスラッチ ４７〜４９ バスバッファ ５０ バス検査用レジスタ ５１〜５９ 制御信号 ６０ 読み出し／書き込み制御回路 ６１，６２ ユーザ用追加ロジック部用制御信号群 ６１ａ アドレスストローブ ６１ｂ リードストローブ ６１ｃ ライトストローブ ６２ｂ リードストローブ ６２ｃ ライトストローブ ６３，７１ マルチプレクサ ６４ 割り込みコントローラ ６５ 割り込み要求信号検査用レジスタ ６６ マルチプレクサ切替信号 ６７ ポート／検査出力切替端子 ６８〜６９ 割り込み要求信号 ７０ 割り込み検査用信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 G06F 15/78
Claims (5)
- 【請求項１】同一の半導体チップ上に、マイクロコンピ
ュータとユーザ用追加ロジックとを有するユーザ用ロジ
ックつき集積回路において、 前記マイクロコンピュータと前記ユーザ用ロジックとを
接続する接続専用ロジック部を有し、 前記マイクロコンピュータは、外部端子に接続されたポ
ート回路を有し、 前記ポート回路は、前記外部端子を経由してチップ外部
とデータの入力及び出力が可能とされ、且つ、前記ポー
ト回路は前記マイクロコンピュータ内部に備えられた第
一のバスに接続され、 前記接続専用ロジック部は、前記マイクロコンピュータ
内部に備えられた前記第一のバスと、前記ユーザ用追加
ロジックに接続するための第二のバスと、に接続され、 前記マイクロコンピュータの前記ポート回路に接続され
た端子を経由して、前記ユーザ用追加ロジックへの読み
出し及び書き込みが可能とされたことを特徴とするユー
ザ用追加ロジック付き集積回路。 - 【請求項２】前記マイクロコンピュータと前記ユーザ用
追加ロジックとを接続する前記専用接続専用ロジック部
が、 前記ユーザ用追加ロジックに接続するための前記第二の
バスが正常に動作していることを検査するためのバス検
査用レジスタを有し、 前記バス検査用レジスタは、前記第二のバスのデータ転
送幅と同一のビット幅で構成されると共に、前記マイク
ロコンピュータから読み出しと書き込みをするための所
定のアドレスに割り当てられ、前記第一及び第二のバス
を経由して前記マイクロコンピュータ側から任意のデー
タの書き込みと読み出しとが可能に構成されてなる、こ
とを特徴とする請求項１記載のユーザ用追加ロジック付
き集積回路。 - 【請求項３】前記ユーザ用追加ロジックが、前記マイク
ロコンピュータへの割り込み要求信号を有し、 前記マイクロコンピュータと前記ユーザ用追加ロジック
とを接続する専用インターフェース回路は、 前記ユーザ用追加ロジックから出力された割り込み要求
を前記マイクロコンピュータに伝達する回路と、割り込
み要求信号検査用レジスタと、を有し、 前記割り込み要求信号検査用レジスタは、割り込み要求
信号本数分のビットを有し、 前記割り込み要求信号検査用レジスタの各々のビット
は、前記マイクロコンピュータより任意の値が書き込み
可能とされ、 前記各々のビットの出力を前記割り込み要求信号に代わ
って前記マイクロコンピュータに伝達する回路と、 を有することを特徴とする請求項１または２記載のユー
ザ用追加ロジック付き集積回路。 - 【請求項４】同一の半導体チップ上に、マイクロコンピ
ュータとユーザ用追加ロジックとを有するユーザ用ロジ
ックつき集積回路において、 前記ユーザ用追加ロジックと前記マイクロコンピュータ
との間に、前記マイクロコンピュータの内部バスに直結
された接続専用ロジック部を備え、 前記ユーザ用追加ロジックのテスト時に、前記ユーザ用
追加ロジックは前記マイクロコンピュータＣＰＵの制御
から解放され、前記マイクロコンピュータのバス／ポー
ト切替端子と読み出し／書き込み制御信号を用いて外部
から前記内部バス、前記接続専用ロジック部を介して前
記ユーザ用追加ロジックへの読み出し及び書き込みを行
う、構成とされたことを特徴とする半導体集積回路。 - 【請求項５】前記接続専用ロジック部にバス検査用レジ
スタを設け、前記マイクロコンピュータのテスト時に、
前記検査用レジスタの出力を前記接続専用ロジック部の
バスへ読み出すことによりバスの検査を行うことを特徴
とする請求項４記載の半導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9331213A JP3008914B2 (ja) | 1997-11-14 | 1997-11-14 | 半導体集積回路 |
| EP98121122A EP0917068A3 (en) | 1997-11-14 | 1998-11-10 | Semiconductor integrated circuit |
| US09/190,438 US6253342B1 (en) | 1997-11-14 | 1998-11-13 | Semiconductor integrated circuit |
| KR1019980048517A KR100295348B1 (ko) | 1997-11-14 | 1998-11-13 | 반도체 집적 회로 |
| TW087118849A TW400471B (en) | 1997-11-14 | 1998-11-13 | Semiconductor integrated circuit |
| CNB981249175A CN1147790C (zh) | 1997-11-14 | 1998-11-13 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9331213A JP3008914B2 (ja) | 1997-11-14 | 1997-11-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149391A JPH11149391A (ja) | 1999-06-02 |
| JP3008914B2 true JP3008914B2 (ja) | 2000-02-14 |
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ID=18241168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9331213A Expired - Fee Related JP3008914B2 (ja) | 1997-11-14 | 1997-11-14 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6253342B1 (ja) |
| EP (1) | EP0917068A3 (ja) |
| JP (1) | JP3008914B2 (ja) |
| KR (1) | KR100295348B1 (ja) |
| CN (1) | CN1147790C (ja) |
| TW (1) | TW400471B (ja) |
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|---|---|---|---|---|
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0358141A (ja) * | 1989-07-26 | 1991-03-13 | Nec Corp | ユーザ用ロジックつき集積回路 |
| US5254940A (en) * | 1990-12-13 | 1993-10-19 | Lsi Logic Corporation | Testable embedded microprocessor and method of testing same |
| JPH07110803A (ja) * | 1993-10-13 | 1995-04-25 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH11108998A (ja) * | 1997-10-02 | 1999-04-23 | Mitsubishi Electric Corp | 集積回路のテスト装置 |
-
1997
- 1997-11-14 JP JP9331213A patent/JP3008914B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-10 EP EP98121122A patent/EP0917068A3/en not_active Withdrawn
- 1998-11-13 CN CNB981249175A patent/CN1147790C/zh not_active Expired - Fee Related
- 1998-11-13 TW TW087118849A patent/TW400471B/zh not_active IP Right Cessation
- 1998-11-13 US US09/190,438 patent/US6253342B1/en not_active Expired - Lifetime
- 1998-11-13 KR KR1019980048517A patent/KR100295348B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| EP0917068A3 (en) | 2003-07-16 |
| JPH11149391A (ja) | 1999-06-02 |
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| CN1223404A (zh) | 1999-07-21 |
| CN1147790C (zh) | 2004-04-28 |
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| EP0917068A2 (en) | 1999-05-19 |
| US6253342B1 (en) | 2001-06-26 |
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