JP2580558B2 - インタフェース装置 - Google Patents
インタフェース装置Info
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- JP2580558B2 JP2580558B2 JP60088535A JP8853585A JP2580558B2 JP 2580558 B2 JP2580558 B2 JP 2580558B2 JP 60088535 A JP60088535 A JP 60088535A JP 8853585 A JP8853585 A JP 8853585A JP 2580558 B2 JP2580558 B2 JP 2580558B2
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- register
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- registers
- interface device
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、大規模集積回路によつて構成されるシステ
ム（以下LSIシステム）において、アドレス信号を増設
することなく、各種内部状態を反映するレジスタを増設
し、読み出しを可能とするインタフェース装置に関す
る。
ム（以下LSIシステム）において、アドレス信号を増設
することなく、各種内部状態を反映するレジスタを増設
し、読み出しを可能とするインタフェース装置に関す
る。
マイクロコンピュータ等を始めとするLSIシステムに
おいて、プログラムデバツグ、システムデバック等に必
要なエラー情報など、システムの各種内部状態を数多く
反映するために、複数個のレジスタを必要とする場合が
ある。この場合、レジスタ内容の読み出しは、一般に
は、第１図に示すように出力マルチプレクスする方式が
行われている。
おいて、プログラムデバツグ、システムデバック等に必
要なエラー情報など、システムの各種内部状態を数多く
反映するために、複数個のレジスタを必要とする場合が
ある。この場合、レジスタ内容の読み出しは、一般に
は、第１図に示すように出力マルチプレクスする方式が
行われている。
第１図は、第１の従来例である（日立マイクロコンピ
ュータデータブツクp378〜379）。第１図は、ステータ
スレジスタ（11），（12），セレクタ（15），出力バツ
フア（16），および各種レジスタ（10），（13），（1
4），…から成る。この例では、システムの内部状態
は、ステータスレジスタＡ（STRA）（11）に格納され、
エラー情報は、別にステータスレジスタＢ（STRB）（1
2）に格納されている。STRA,ATRBは他の各種レジスタと
共にマルチプレクサされ、アドレス信号ADによりセレク
トされる。したがつて、本方式によれば、新たなレジス
タの増設は、新たなアドレス信号が必要である。
ュータデータブツクp378〜379）。第１図は、ステータ
スレジスタ（11），（12），セレクタ（15），出力バツ
フア（16），および各種レジスタ（10），（13），（1
4），…から成る。この例では、システムの内部状態
は、ステータスレジスタＡ（STRA）（11）に格納され、
エラー情報は、別にステータスレジスタＢ（STRB）（1
2）に格納されている。STRA,ATRBは他の各種レジスタと
共にマルチプレクサされ、アドレス信号ADによりセレク
トされる。したがつて、本方式によれば、新たなレジス
タの増設は、新たなアドレス信号が必要である。
第２図は、第２の従来例である（日立マイクロコンピ
ュータブツクp582〜583）。第２図は、カセツトステー
タスレジスタ（CSR）（21）、エラーステータスレジス
タ（ESR）（22）、各種レジスタ（20），（23），（2
4），…、セレクタ（25）出力バツフア（26）、OR回路
（27）より成る。この例では、システムの内部状態は、
CSR（21）に格納される。また各種エラー情報は、ESR
（22）に格納され、その全ビツトのOR信号をCSR（21）
の１ビツトに反映させる。CSR（21）、および、ESR（2
2）は、他の各種レジスタと共にマルチプレクスされ、C
PUからのアドレス信号ADによりセレクトされる。
ュータブツクp582〜583）。第２図は、カセツトステー
タスレジスタ（CSR）（21）、エラーステータスレジス
タ（ESR）（22）、各種レジスタ（20），（23），（2
4），…、セレクタ（25）出力バツフア（26）、OR回路
（27）より成る。この例では、システムの内部状態は、
CSR（21）に格納される。また各種エラー情報は、ESR
（22）に格納され、その全ビツトのOR信号をCSR（21）
の１ビツトに反映させる。CSR（21）、および、ESR（2
2）は、他の各種レジスタと共にマルチプレクスされ、C
PUからのアドレス信号ADによりセレクトされる。
したがつて（21）をモニタすることにより、エラーが
生じたことを知ることが可能で、詳細なエラー情報は、
アドレスを指定し、ESR（22）の内容を読み出すことに
より得られる。
生じたことを知ることが可能で、詳細なエラー情報は、
アドレスを指定し、ESR（22）の内容を読み出すことに
より得られる。
しかし、この方式によつてお、レジスタの増設にはCP
Uからのあらたなアドレス信号が必要でありピン数が増
加する問題点がある。
Uからのあらたなアドレス信号が必要でありピン数が増
加する問題点がある。
今後さらに、LSIシステムの大規模化、多機能が進む
にしたがい、システムデバツグに対する時間短縮の要求
から、LSIの各種内部情報をできるだけ数多くモニタす
る必要が生じ、上述の問題点は、さらに顕在化すると考
えられる。
にしたがい、システムデバツグに対する時間短縮の要求
から、LSIの各種内部情報をできるだけ数多くモニタす
る必要が生じ、上述の問題点は、さらに顕在化すると考
えられる。
本発明は、上述の問題点を解決するために、アドレス
信号数、ピン数をふやすこと無く、LSIシステムの内部
状態および、種々のエラー情報をモニタすることが可能
で、システムデバツグなどを容易にするインタフェース
装置を提供するものである。
信号数、ピン数をふやすこと無く、LSIシステムの内部
状態および、種々のエラー情報をモニタすることが可能
で、システムデバツグなどを容易にするインタフェース
装置を提供するものである。
本発明は、バスと、該バスに接続された出力レジスタ
と、複数のレジスタと、上記出力レジスタの出力および
上記複数のレジスタの出力に入力が接続されたマルチプ
レクサと、該マルチプレクサを外部から駆動するための
アドレス端子とを有してなるLSIのインターフェイス装
置であって、 上記バスに接続された他のレジスタと、 上記他のレジスタの格納情報の概要情報を生成して該
概要情報を上記複数のレジスタのひとつのレジスタの内
部状態情報の一部に反映する論理手段と を具備してなり、 上記他のレジスタの格納情報の概要情報を上記論理手
段と上記ひとつのレジスタと上記マルチプレクサとを介
してモニタでき、上記他のレジスタの格納情報の詳細情
報を上記バスと上記出力レジスタと上記マルチプレクサ
とを介して読み出すことを可能としたことを特徴として
いる。
と、複数のレジスタと、上記出力レジスタの出力および
上記複数のレジスタの出力に入力が接続されたマルチプ
レクサと、該マルチプレクサを外部から駆動するための
アドレス端子とを有してなるLSIのインターフェイス装
置であって、 上記バスに接続された他のレジスタと、 上記他のレジスタの格納情報の概要情報を生成して該
概要情報を上記複数のレジスタのひとつのレジスタの内
部状態情報の一部に反映する論理手段と を具備してなり、 上記他のレジスタの格納情報の概要情報を上記論理手
段と上記ひとつのレジスタと上記マルチプレクサとを介
してモニタでき、上記他のレジスタの格納情報の詳細情
報を上記バスと上記出力レジスタと上記マルチプレクサ
とを介して読み出すことを可能としたことを特徴として
いる。
これにより、CPUからのアソレス信号の増加、ピン数
の増加を行うことなく、ステータスレジスタを増設する
ことが可能である。
の増加を行うことなく、ステータスレジスタを増設する
ことが可能である。
以下、本発明を実施例に従つて説明する。
第３図は本発明の第１の実施例である。
第３図のLSIシステムは、内部状態を表わすステータ
スレジスタ（STR）（31），エラーレジスタ（ERR）（3
2）、出力レジスタ（OR）（30）、各種レジスタ（3
3），（34），…，セレクタ（35），出力バツフア（3
6），およびデコーダー（37）より成る。内部状態を表
わす各種情報の中で、エラー状態によつて、システムを
止める必要のある情報、および、プログラムデバツク，
システムデバツクに必要なエラー情報を、ERR（32）に
格納する。これらの情報は、デコーダー（37）によつて
分類，デコードされて、他の情報と共にSTR（31）へ反
映される。
スレジスタ（STR）（31），エラーレジスタ（ERR）（3
2）、出力レジスタ（OR）（30）、各種レジスタ（3
3），（34），…，セレクタ（35），出力バツフア（3
6），およびデコーダー（37）より成る。内部状態を表
わす各種情報の中で、エラー状態によつて、システムを
止める必要のある情報、および、プログラムデバツク，
システムデバツクに必要なエラー情報を、ERR（32）に
格納する。これらの情報は、デコーダー（37）によつて
分類，デコードされて、他の情報と共にSTR（31）へ反
映される。
STR（31）をモニタすることで、動作状況，エラー状
況の概略を知ることができる。また、詳細なエラー情報
はERR（32）に格納されており、ERR（32）は、バスを経
由して、OR（30）に接続され、CPUからのコマンドを受
けて、一度OR（30）に転送してから読み出す方式であ
る。ERR（32）の増設によるあらたなアドレス信号は必
要とされない。したがつてピン数は増やす必要がない。
況の概略を知ることができる。また、詳細なエラー情報
はERR（32）に格納されており、ERR（32）は、バスを経
由して、OR（30）に接続され、CPUからのコマンドを受
けて、一度OR（30）に転送してから読み出す方式であ
る。ERR（32）の増設によるあらたなアドレス信号は必
要とされない。したがつてピン数は増やす必要がない。
第４図は、本発明の第２の実施例を示す図である。
この実施例は第１図に示した実施例を拡張したものに
相当する。すなわち、ステータスレジスタSTR1（401）,
STR21（405）,STR22（406），…,STR31（408）,STR32
（409），…を、所定の論理回路を介して並列・階層的
に接続し、さらに、各々のステータスレジスタは、バス
を経由して出力レジスタOR（400）へ接続される構成を
とるものである。STR1（401）をモニタすることによ
り、内部状態の概略を知るることが可能で、さらにくわ
しい情報は、順次、STR21（405）,STR22（406），…,ST
R31（408）,STR32（409），…の内容をCPUからのコマン
ドを受けて、一度出力レジスタOR（400）に転送し読み
出すことが可能である。
相当する。すなわち、ステータスレジスタSTR1（401）,
STR21（405）,STR22（406），…,STR31（408）,STR32
（409），…を、所定の論理回路を介して並列・階層的
に接続し、さらに、各々のステータスレジスタは、バス
を経由して出力レジスタOR（400）へ接続される構成を
とるものである。STR1（401）をモニタすることによ
り、内部状態の概略を知るることが可能で、さらにくわ
しい情報は、順次、STR21（405）,STR22（406），…,ST
R31（408）,STR32（409），…の内容をCPUからのコマン
ドを受けて、一度出力レジスタOR（400）に転送し読み
出すことが可能である。
このとき、STR21,…,STR32,…のどのレジスタを出力
するかの指定は、外部からデータとして、他のレジスタ
CTR（402）にあらかじめ設定し、出力レジスタORにデー
タを転送するコマンドを受けとつたときに、このレジス
タCTRを参照することによりレジスタの選択を行うこと
ができる。
するかの指定は、外部からデータとして、他のレジスタ
CTR（402）にあらかじめ設定し、出力レジスタORにデー
タを転送するコマンドを受けとつたときに、このレジス
タCTRを参照することによりレジスタの選択を行うこと
ができる。
上述した構成によると、多種多様なLSIシステムの内
部状態を詳細にモニタすることが、CPUからのアドレス
信号の増設，ピン数の増設をすることなく行うことがで
きる。
部状態を詳細にモニタすることが、CPUからのアドレス
信号の増設，ピン数の増設をすることなく行うことがで
きる。
以上説明してきたように、本発明によれば、CPUから
のアドレス信号を増設すること無しに、LSIシステムの
内部状態をモニタできるため、ピン数をふやさなくとも
良いという経済上の大きなメリツトを有する。
のアドレス信号を増設すること無しに、LSIシステムの
内部状態をモニタできるため、ピン数をふやさなくとも
良いという経済上の大きなメリツトを有する。
さらにLSIシステムを利用する側にとつては、必要な
多種多様な内部情報が数多く得られるため、プログラム
デバツグ，システムデバツグ時に要する時間を短縮でき
るという大きなメリツトも有する。
多種多様な内部情報が数多く得られるため、プログラム
デバツグ，システムデバツグ時に要する時間を短縮でき
るという大きなメリツトも有する。
第１図，第２図は従来のLSIシステムを示す図、第３図
は本発明の第１の実施例を示す図、第４図は本発明の第
２の実施例を示す図である。 30,400…出力レジスタ、31…ステータスレジスタ、32…
エラーレジスタ、37…論理回路、401,405,406,407,409,
410…ステータスレジスタ、413,414…デコーダー（論理
回路）。
は本発明の第１の実施例を示す図、第４図は本発明の第
２の実施例を示す図である。 30,400…出力レジスタ、31…ステータスレジスタ、32…
エラーレジスタ、37…論理回路、401,405,406,407,409,
410…ステータスレジスタ、413,414…デコーダー（論理
回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩原 吉宗 国分寺市東恋ケ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 松島 整 国分寺市東恋ケ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 中川 哲也 国分寺市東恋ケ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 木内 淳 国分寺市東恋ケ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭56−29751（ＪＰ，Ａ) 特開 昭59−119454（ＪＰ，Ａ) 特開 昭56−111929（ＪＰ，Ａ) 特開 昭58−105366（ＪＰ，Ａ) 特開 昭57−203161（ＪＰ，Ａ) 特開 昭59−123949（ＪＰ，Ａ)
Claims (3)
- 【請求項１】バスと、該バスに接続された出力レジスタ
と、複数のレジスタと、上記出力レジスタの出力および
上記複数のレジスタの出力に入力が接続されたマルチプ
レクサと、該マルチプレクサを外部から駆動するための
アドレス端子とを有してなるLSIのインターフェイス装
置であって、 上記バスに接続された他のレジスタと、 上記他のレジスタの格納情報の概要情報を生成して該概
要情報を上記複数のレジスタのひとつのレジスタの内部
状態情報の一部に反映する論理手段とを具備してなり、 上記他のレジスタの格納情報の概要情報を上記論理手段
と上記ひとつのレジスタと上記マルチプレクサとを介し
てモニタでき、上記他のレジスタの格納情報の詳細情報
を上記バスと上記出力レジスタと上記マルチプレクサと
を介して読み出すことを可能としたことを特徴とするイ
ンターフェイス装置。 - 【請求項２】上記LSIはマイクロコンピュータであり、
上記他のレジスタの格納情報は上記マイクロコンピュー
タのエラー情報であることを特徴とする特許請求の範囲
第１項に記載のインターフェイス装置。 - 【請求項３】上記他のレジスタの上記マイクロコンピュ
ータの上記エラー情報の上記概要情報は、上記他のレジ
スタと上記論理手段と上記ひとつのレジスタとからなる
階層構造と上記マルチプレクサとを介してモニタされる
ことが可能なことを特徴とする特許請求の範囲第２項に
記載のインターフェイス装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088535A JP2580558B2 (ja) | 1985-04-26 | 1985-04-26 | インタフェース装置 |
| US06/855,928 US4745581A (en) | 1985-04-26 | 1986-04-25 | LSI system of a structure requiring no additional address signals to incorporate additional status registers into the system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088535A JP2580558B2 (ja) | 1985-04-26 | 1985-04-26 | インタフェース装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248143A JPS61248143A (ja) | 1986-11-05 |
| JP2580558B2 true JP2580558B2 (ja) | 1997-02-12 |
Family
ID=13945528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088535A Expired - Lifetime JP2580558B2 (ja) | 1985-04-26 | 1985-04-26 | インタフェース装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4745581A (ja) |
| JP (1) | JP2580558B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194557A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 制御用ｌｓｉ |
| SE464266B (sv) * | 1988-01-18 | 1991-03-25 | Ellemtel Utvecklings Ab | Saett att anordna ett laesminne foer utlaesning av revisionslaegesinformation i en integrerad krets |
| US5274778A (en) * | 1990-06-01 | 1993-12-28 | National Semiconductor Corporation | EPROM register providing a full time static output signal |
| GB2271205B (en) * | 1992-10-01 | 1996-06-05 | Digital Equipment Int | Monitoring digital circuitry |
| US9823306B2 (en) * | 2016-02-11 | 2017-11-21 | Texas Instruments Incorporated | Measuring internal signals of an integrated circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE788028A (fr) * | 1971-08-25 | 1973-02-26 | Siemens Ag | Memoire associative |
| JPS54128634A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Cash memory control system |
| JPS5629751A (en) * | 1979-08-16 | 1981-03-25 | Fujitsu Ltd | Interrupting system |
| JPS57203161A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
| JPS58105366A (ja) * | 1981-12-16 | 1983-06-23 | Fujitsu Ltd | デバツグ機能を持つマイクロコンピユ−タ |
| JPS59123949A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | エラ−発生時の処理方式 |
| US4653050A (en) * | 1984-12-03 | 1987-03-24 | Trw Inc. | Fault-tolerant memory system |
-
1985
- 1985-04-26 JP JP60088535A patent/JP2580558B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-25 US US06/855,928 patent/US4745581A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4745581A (en) | 1988-05-17 |
| JPS61248143A (ja) | 1986-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |