JPS6150432B2

JPS6150432B2 -

Info

Publication number: JPS6150432B2
Application number: JP52063727A
Authority: JP
Inventors: Takeshi Ninomya
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1977-05-31
Filing date: 1977-05-31
Publication date: 1986-11-04
Also published as: NL7805933A; AT370936B; AU514584B2; IT1096601B; FR2406279B1; US4165524A; CA1112759A; IT7824074A0; AU3670178A; FR2406279A1; JPS53148317A; DE2823813C2; GB1591014A; DE2823813A1; ATA396778A

Description

【発明の詳細な説明】本発明は、例えばヘリカルスキヤン形VTRか
ら再生されるビデオ信号のように時間軸変動を伴
つたビデオ信号を、例えば放送局の元のビデオ信
号に合つた時間軸変動のないビデオ信号を得るた
めの時間軸誤差補正装置に関する。

先に、入力ビデオ信号に含まれる時間軸変動に
応じて作られた書き込みクロツク信号によつて順
次その入力ビデオ信号を主記憶装置に書き込み、
基準信号に基づいて作られた読み出しクロツク信
号によつて主記憶装置よりその記憶内容を順次読
み出すようにして時間軸変動の除去された出力ビ
デオ信号を得る様にした時間軸誤差補正装置に於
て、入力ビデオ信号の水平周期毎の時間軸変動の
変化率を記憶し、この変化率に基づくベロシテイ
ーエラー信号を発生するベロシテイーエラー検出
回路と、基準信号をベロシテイーエラー検出回路
よりのベロシテイーエラー信号にて位相変調する
変調器を具備しこの変調器の被変調信号に基づい
て読出しクロツク信号を形成する読出しクロツク
信号発生回路とを設けた時間軸誤差補正装置が提
案されている。

しかしながら、かかる時間軸誤差補正装置で
は、入力ビデオ信号の水平周期毎の時間軸変動の
変化率（之はカラー映像信号の場合にあつてはカ
ラーバースト信号の水平周期毎の位相差）を以つ
て入力ビデオ信号の各水平周期期間内のベロシテ
イーエラーとしているため、入力ビデオ信号の時
間軸変動を十分除去することができない。之は入
力ビデオ信号の各水平周期期間内の時間軸変動は
時間に対し曲線的に変化するにも拘わらず、之を
各水平周期毎に直線的に変化するものと見做して
信号処理を行なつていることに起因するものであ
る。

かかる点に鑑み、本発明は入力ビデオ信号に含
まれる時間軸変動に応じて作られた書き込みクロ
ツク信号によつて順次その入力ビデオ信号を主記
憶装置に書き込み、基準信号に基づいて作られた
読み出しクロツク信号によつて主記憶装置よりそ
の記憶内容を順次読み出すようにして時間軸変動
の除去された出力ビデオ信号を得る様にした時間
軸誤差補正装置に関し、入力ビデオ信号の時間軸
変動をより確実に除去することのできるものを提
案せんとするものである。

本発明は入力ビデオ信号に含まれる時間軸変動
に応じて作られた書き込みクロツク信号によつて
順次その入力ビデオ信号を主記憶装置に書き込
み、基準信号に基づいて作られた読み出しクロツ
ク信号によつて主記憶装置よりその記憶内容を順
次読み出すようにして時間軸変動の除去された出
力ビデオ信号を得る様にした時間軸誤差補正装置
に於て、入力ビデオ信号の水平周期毎の時間軸変
動の変化率を記憶し、その変化率に基づいて入力
ビデオ信号の時間軸変動曲線に対する水平周期毎
の近似折線の微係数に基づくベロシテイーエラー
信号を発生するベロシテイーエラー検出回路と、
基準信号をベロシテイーエラー検出回路よりのベ
ロシテイーエラー信号にて位相変調する変調器を
具備しこの変調器の被変調信号に基づいて読出し
クロツク信号を形成する読出しクロツク信号発生
回路とを設けて成るものである。

以下に図面を参照して本発明の実施例を説明す
るが、先ず第１図を参照して全体の構成を説明す
る。第１図においてTKは時間軸誤差補正装置を
全体として示し、之に加えてヘリカルスキヤン形
のVTRの再生回路PKの一部が示されている。
VTRの記録方式としては、ダイレクトクロマ記
録の場合、ヘテロダインクロマ記録の場合及び白
黒信号記録の場合を考えることが出来、いずれの
場合でも磁気テープ１に形成された傾斜記録トラ
ツクを回転磁気ヘツド２が走査することにより再
生されたFMビデオ信号がブリアンプ３に供給さ
れる。更に、通常ビデオ信号はFM記録されてい
るので、このFMビデオ信号がFM復調回路４に
供給されることによつて復調されて再生ビデオ信
号が得られるのであるが、VTRがヘテロダイン
クロマ記録方式を採用している場合にはFM復調
回路４は通常行なわれている複合ビデオ信号を再
合成する回路を含む。更にVTRの再生回路PKに
はFMビデオ信号の段階でドロツプアウトを検出
するドロツプアウト検出回路５が設けられてい
る。従つて本実施例においてはVTRより本発明
の時間軸誤差補正装置TKには、少なく共再生ビ
デオ信号とドロツプアウト検出信号とが供給され
ている。

次に時間軸誤差補正装置TKの方について説明
する。さて、VTRよりの再生ビデオ信号は最初
に入力回路６に供給される。入力回路６は入力ビ
デオ信号がヘテロダインクロマ記録方式のVTR
の出力の場合には、輝度信号と色度信号のインタ
ーリーブ関係を合わせる色度信号処理回路を主と
して含んでいる。入力回路６の出力は、Ａ―Ｄ変
換器７及び同期分離回路１２に供給される。Ａ―
Ｄ変換器７では入力ビデオ信号が例えば８ビツト
のデジタルコードの信号に変換される。変換され
たデジタルビデオ信号はドロツプアウト補償回路
８を通じて主記憶装置９に供給されて記憶され
る。ドロツプアウト補償回路８では２ライン分の
デジタルメモリーを具備しており、クロツクビツ
ト単位又は１ライン単位のドロツプアウト補償が
行なわれる。主記憶装置９よりの出力はＤ―Ａ変
換器１０−信号処理回路１１を通じて出力端子１
８に出力される。同期分離回路１２では入力ビデ
オ信号より再生水平同期信号及び再生バースト信
号が取り出され、書き込みクロツク信号及びベロ
シテイーエラー信号を発生する書き込みクロツク
信号発生回路１３及びシステムの制御命令を行な
う制御回路１７に供給される。又、ベロシテイー
エラー検出回路１４はベロシテイーエラーメモリ
ーを有し、対応するラインのビデオ信号（デジタ
ル信号）の読み出し時に読み出しクロツク信号を
発生する読出しクロツク信号発生回路１５に変調
信号を送る。同期信号発生回路１６は入力端子１
９より外部の基準信号を受け、所定の同期信号を
読出しクロツク信号発生回路１５及び信号処理回
路１１に供給しており、ここでは、Ｄ―Ａ変換器
１０より出力されたビデオ信号に所定の同期信号
を付加する。之等各回路の具体構成を第２図以下
を参照して説明する。

先ず第２図について入力回路６の具体構成を説
明する。入力端子１０１にはFM復調回路４より
の再生ビデオ信号が供給される。この再生ビデオ
信号はアンプ１０２で所定のレベルに増巾され
て、カラーモードスイツチ回路１０３を通じ、更
にローパスフイルタ１０４−遅延回路１０５―バ
ツフアアンプ６を通じて出力端子１０７より次段
のＡ―Ｄ変換器７に供給されることとなる。尚、
１０２ａはアンプのゲイン調整用可変抵抗器であ
る。一方カラーモードスイツチ回路１０３の出力
の一部を出力端子１０８を通じて同期分離回路１
２に供給する。ローパスフイルタ１０４は不要帯
域成分を除去するための回路であり、遅延回路１
０５はビデオ信号部、同期分離回路１２及び書込
みクロツク信号発生回路１３より得られる書込み
クロツク信号との時間関係を合わせるための回路
である。

カラーモードスイツチ回路１０３では入力ビデ
オ信号が、もし例えばNTSCカラーテレビジヨン
信号をそのまま記録する直接記録方式のVTRの
出力であれば、色度信号処理回路１０９を通さず
に、又ヘテロダイン記録方式のVTR（即ち、色
度信号を低域に変換して記録し、再生時元にもど
す時にA.PC処理等を行い色度信号だけはジツタ
ー成分を除去するようにしたVTR）の出力の場
合には、色度信号処理回路１０９を介して信号を
出力するように縦続接続されたスイツチ１０３
ａ，１０３ｂから構成されている。色度信号処理
回路１０９はヘテロダイン記録方式の信号に輝度
信号と色度信号（搬送色信号）との間のインター
リーブ関係を持たせるために必要だから設けられ
ているのである。

次に第３図を参照してドロツプアウト補償回路
８の具体構成について説明する。Ａ―Ｄ変換器７
よりの例えば８ビツトに変換されたデジタルビデ
オ信号が入力端子２０１に供給され、１ビツトの
バツフアメモリー２０２で時間タイミングが整え
られてスイツチ回路２０３に供給される。そし
て、ドロツプアウトが検出されない時にはスイツ
チ回路２０３の可動接点２０３ｃは固定接点２０
３ａ側に接続されて出力端２０５を通じて次段の
主記憶装置９にデジタルビデオ信号を供給すると
共に２イン分の記憶容量を有するドロツプアウト
メモリー２０４に順次記憶させる。このメモリー
２０４は後段の主記憶装置９と同じ構成で例えば
２ライン分のシフトレジスタが８本並列に設けら
れて構成されるが、簡単のため第３図では図示を
省略している。

本発明装置に於けるドロツプアウト補償は２つ
の方式を併用している。即ち、絵素単位と、ライ
ン単位で行なう場合とである。VTR側のドロツ
プアウト検出回路５より検出出力パルスは絵素単
位補償のために用いられ、このパルスは入力端子
２０６を通じてパルス整形回路２０７に供給さ
れ、その出力がオア回路２０８に供給される。一
方、ライン単位の補償は入力ビデオ信号のバース
ト信号部分が欠落又は減衰している場合に行なわ
れ、書込みクロツク信号発生回路１３よりの信号
が得られた時にライン単位の置換が行なわ
れるもので、信号は入力端子２１０ａを通
じてＤ―フリツプフロツプ回路２０９に供給さ
れ、制御回路１７より入力端子２１０ｂに書込み
開始信号が供給され、之にて信号の同期が
とられてＤ―フリツプフロツプ回路２０９がオア
回路２０８に供給される。オア回路２０８の出力
は同期回路２１１を通じてスイツチ回路２０３を
制御することとなる。尚、バツフアメモリー２０
２には入力端子２１２に供給される書込みクロツ
ク信号発生回路１３よりの書込みクロツク信号が
与えられ、同期回路２１１及びドロツプアウトメ
モリー２０４には入力端子２１３に供給される制
御回路１７よりの書き込み記憶可能信号によりア
ンド回路２１４でゲートされた書込みクロツク信
号が供給される。尚、ドロツプアウトメモリー２
０４は２ライン分の記憶容量を有するので、ドロ
ツプアウトの補償は１ラインおいた前のライン区
間の信号がライン又は絵素単位で用いられる。

次に第４図を参照して主記憶装置９の具体構成
を説明する。入力端子３０１にはドロツプアウト
補償回路８よりのデジタルビデオ信号が、又出力
端子３０２にはメモリー群より読み出されたデー
タが得られる。出力端子３０２よりのデジタルビ
デオ信号は後段のＤ―Ａ変換器１０に供給され
る。さて、３０３と３０４は夫々書き込み及び読
み出しアドレスデコーダであり、夫々入力端子３
０５，３０５′；３０６，３０６′に制御回路１７
よりの２ビツトのアドレスコードを受ける。入力
端子３０７及び３０８は夫々書込みクロツク信号
と読出しクロツク信号が与えられ、入力端子３０
９，３１０には夫々書込み可能及び読出し可能信
号が与えられる。例えばアドレスデコーダ３０
３，３０４の出力でメモリーM₀が選択されてお
り、メモリーM₀の入出力側に夫々スイツチ回路
３２８，３２９が設けられており、このメモリー
M₀で読み出しが行なわれ、他のメモリーM₁，
M₂，M₃は夫々の入出力側に設けられたスイツチ
回路３３０，３３１；３３２，３３３；３３４，
３３５が書き込み側に切換えられている。この場
合、勿論メモリーM₁，M₂，M₃のいずれかが書き
込み状態であり、例えばメモリーM₂が書き込み
状態ならば、夫々メモリーM₀には読み出しクロ
ツク信号が、又メモリーM₂には書き込みクロツ
ク信号が与えられることになる。３１１〜３２３
は夫々アンド回路であり、３２４〜３２７はオア
回路である。尚メモリーM₀〜M₃はドロツプアウ
トメモリー２０４と同じ構成で、夫々２ライン分
の並列８ビツトのシフトレジスタよりなり、読み
出し時にはリサイクルループが形成される。

次に第５図を参照してＤ―Ａ変換器１０の具体
構成を説明する。入力端子４０１から主記憶装置
で読み出されたデジタルビデオ信号が与えられ、
スイツチ回路４０２を通じてＤ―Ａ変換器４０３
に加えられる。ここで、本発明装置に於ける記憶
の仕方を第６図を用いて説明すると、第６図Ａは
入力されるカラー映像信号であり、之は水平同期
信号Sh、バースト信号Sb及び映像信号Svより成
ることは周知の如くである。又、制御回路１７で
作られる記憶可能信号は第６図Ｂに示されてお
り、この信号の高レベルの区間が実際に主記憶装
置９で記憶が行なわれる区間である。従つて、主
記憶装置９の出力側には第６図Ｃに示す部分のデ
ジタルビデオ出力しか得られない。そこで先ず第
５図のＤ―Ａ変換器１０では水平ブランキング区
間は読出しクロツク信号で同期された第６図Ｄに
示す複合ブランキングパルスを用いて、Ｄ―Ａ変
換器４０３の入力をコード発生器４０４の出力に
切り換え、強制的にペデスタルレベルに相当する
コードを与えるようにしている。即ち、第６図Ｄ
のパルスの低レベルの時スイツチ回路４０２が切
り換えられる。従つてＤ―Ａ変換器４０３の出力
は、第６図Ｅに示すようになる。そのため第５図
のＤ―Ａ変換器１０には複合ブランキング信号の
入力端子４０５と読出しクロツク信号の入力端子
４０６及び同期回路４０７が設けられる。又、本
発明装置中でビデオ信号部分に対するペデスタル
の部分のレベルが自由に変更、設定し得るように
スイツチ回路４０２が同期回路４０７の出力で切
り換えられる時にはスイツチ回路４０８を閉じ、
制御信号入力端子４１８よりの手動調整信号によ
り自由に電流量の設定が出来る電流源４０９の電
流を加算器４１０を通して抵抗器４１１に流し込
み、ペデスタルレベルを可変可能としている。か
くしてペデスタルレベルが決定された信号はバツ
フアアンプ４１１を通じサンプルホールド回路４
１７を構成するスイツチ回路４１２及びコンデン
サ４１３に加えられ、スイツチ回路４０２及びＤ
―Ａ変換器４０３で生じたトランジエントノイズ
を除去してのち再度バツフアアンプ４１４を通じ
て出力端子４１５に出力される。尚、スイツチ回
路４１２は入力端子４０６よりの読出しクロツク
信号を遅延回路４１６に供給して遅延せしめられ
た信号が与えられる。

次に第７図を参照して信号処理回路１１の具体
構成について説明する。Ｄ―Ａ変換器１０よりの
出力はこの信号処理回路１１の入力端子５０１に
供給され、通常は雑音除去用のローパスフイルタ
５０２を通じ更にスイツチ回路５０３―バースト
挿入回路５０４―バツフアアンプ５０５―複合同
期信号挿入回路５０６を通じ、正常なる複合カラ
ービデオ信号として本発明装置の出力端子１８に
出力されることになる。尚、同期信号発生回路１
６より夫々入力端子５０８，５０９及び５１０に
バーストフラグ、システム副搬送波及び複合同期
信号が与えられており、バースト形成回路５１１
でバースト処理されたシステム副搬送波はバース
ト信号としてバースト挿入回路５０４に加えられ
る。又、複合同期信号はドライブアンプ５１２を
通じて複合同期信号挿入回路５０６に加えられて
いる。

一方入力端子５０１よりの信号は輝度・色度信
号分離回路５１３に加えられ、本発明装置の
VTRの再生モードの特殊な場合を処理するルー
プが形成されている。即ち、輝度・色度信号分離
回路５１３の出力はフエーズスプリツター５１４
を介し、夫々の極性の信号がスイツチ回路５１５
に供給される。スイツチ回路５１はVTRがスロ
ー又はスチル再生の時にバースト挿入回路５０４
にて加算されるバースト信号との関連において、
本発明装置から出力される複合カラービデオ信号
が常にNTSCカラースタンダードに一致させるべ
くスイツチ切換信号が制御回路１７より与えられ
ることになるが、この点は本発明の要旨ではない
ので、ここではその説明を省略する。尚、５１６
は加算回路で再度輝度信号と色度信号を合成し、
スイツチ回路５０３を介してカラービデオ信号
が、バースト挿入回路５１４へと導びかれる。

尚、スイツチ回路５０３は書込みクロツク信号
発生回路１３よりの変則再生表示信号で制御さ
れ、この信号は入力端子５１７に供給される。即
ち、VTRの再生モードが本発明装置の通常モー
ドで補正し切れないスロー、ステイル、クイツク
モーシヨン等のモードの場合、スイツチ回路５０
３によりバースト挿入回路５０４の入力が加算回
路５１６に接続されるが、本発明装置への入力信
号が白黒モードの時には上述の切換がなされない
様に入力端子５１８よりの白黒信号がインバータ
５１９を介して変則再生表示信号をアンド回路５
２０で制御している。

次に第８図を参照して同期分離回路１２の具体
構成について説明する。入力端子６０１，６０２
には入力回路６よりのビデオ信号及びドロツプア
ウト検出回路５より検出出力パルスが夫々供給さ
れる。先ず、ビデオ信号は輝度・色度信号分離回
路６０３に導びかれ、色度信号はAGCアンプ６
０４―バーストゲート回路６０５を通じてバース
ト信号だけが取り出される。かくして取り出され
たバースト信号はバンドパスフイルタ６０６―ア
ンプ６０７を通じ、レベル検出器６０８でレベル
が検出される。この出力はAGCアンプ６０４の
制御信号として用いるだけでなく、白黒映像信号
検出回路６０９で本発明装置に入力されたビデオ
信号がカラーか白黒かの判別を行い、その結果を
出力端子６１０を通じて制御回路１７に供給して
いる。尚、アンプ６０７の出力は出力端子６１１
を通じて書込みクロツク信号発生回路１３に与え
られ、所定の位相の検出が成される。

一方輝度・色度信号分離回路６０３よりの輝度
信号成分は、先ず遅延回路６１２及び加算回路６
１３とで構成される雑音除去回路を通じて後、ペ
デスタルクランプ回路６１４でペデスタルクラン
プされ、同期分離回路６１５で水平同期信号が分
離され、正常時はスイツチ回路６１６を通じて再
生同期信号として出力端子６１７より書込みクロ
ツク信号発生回路１３及び制御回路１７に供給さ
れる。一方、加算回路６１３の出力は又可変時定
数を有するシンクチツプクランプ回路６１８に供
給される。この出力は同期分離回路６１９に供給
され、ペデスタルクランプ回路６１４に対するク
ランプパルスを発生するクランプパルス発生回路
６２０に供給される。又このクランプパルス発生
回路６２０の出力はアンド回路６２１を通じてペ
デスタルクランプ回路６１４に供給されることに
なるが、このアンド回路６２１はドロツプアウト
がある時にペデスタルクランプを阻止するように
作用する。そのため、シンクチツプクランプ回路
６１８の出力より得られるビデオレベルでのドロ
ツプアウト検出回路６２２の出力と入力端子６０
２よりのドロツプアウト検出出力パルスとがナン
ド回路６２３を通じてアンド回路６２１を制御す
ることになつている。

更に同期分離回路６１９の出力はスイツチ回路
６１６に供給されると共にミスクランプ検出回路
６２４にも供給され、約1.5Hの時定数を有する
リトリガーモノマルチバイブレータで構成された
ミスクランプ検出回路６２４はドロツプアウトの
発生で同期分離回路６１９から出力が出なくなる
と、その出力を低レベルに落とし、シンクチツプ
クランプ回路６１８の時定数を１〜数Ｈ位に下
げ、復帰時間を早めている。尚、スイツチ回路６
１０より出力される再生同期信号よりバーストフ
ラグ発生回路６２５でバーストゲートパルスを作
り、バーストゲート回路６０５に供給している。
尚、スイツチ回路６１６はVTRの再生モードが
変則的（スロー、ステイル、クイツクモーシヨン
等）の場合、入力端子６２７よりの変則再生表示
信号を受け、再生同期信号として同期分離回路５
１９の出力を用いる様に切換制御される。尚、加
算回路６１３の出力は更に垂直同期信号分離回路
６２６に加えられ、出力端子６２７に再生垂直同
期信号が得られるように成されている。

次に書込みクロツク信号発生回路１３の具体構
成について説明するが、これはAFC系とAPC系
が組み込まれており、先ず第９図を参照してその
AFC系１３Ａの説明をする。同期分離回路１２
よりの再生同期信号は入力端子７０１より加えら
れ、アンド回路７０２とモノマルチバイブレータ
７０３とで等価パルスの除去が行なわれる。この
様子は第１０図Ａ、Ｂに示される。かくして等価
パルスの除去された再生同期信号遅延用モノマル
チバイブレータ７０４及びフリツプフロツプ回路
７０５を通じて周波数−位相検出器７０６に入力
される。この周波数−位相検出器７０６には、２
つの入力ａ，ｂが供給され、２つの出力ｘ，ｙが
得られるようになされ、入力ａの周波数が入力ｂ
の周波数より高い時には出力ｘに入力ａ，ｂの位
相差に応じた信号が、又逆の場合には出力ｙに位
相差に応じたパルス幅の信号が得られる回路であ
り、各出力ｘ，ｙはエラー積分回路７０７にてコ
ンデンサ７０８の電荷を充電もしくは放電させ
る。従つてエラー積分回路７０７の出力は電圧で
与えられ、この出力は可変時定数回路７０９を通
じて電圧制御形可変発振器７１０を制御すること
になる。この発振器７１０の発振中心周波数は12
sc（scは色副搬送波周波数で、NTSC方式の
場合sc≒3.5MHz）であり、この出力は出力端
子７１１より次段のAPC系に供給されると共
に、1/6カウンター７１２で２scまで周波数を
下げられ、後述するフリツプフロツプ回路７１
３、カウンタ７１４及び同期回路７１５に与えら
れる。可変時定数回路７０９はこのAFC系の応
答時定数を可変するためのもので、AFCループ
がロツク状態でない時には短い時定数に、又ロツ
ク状態の時には長い時定数になる様に制御され
る。従つて１度このAFCループがロツクしてし
まうとドロツプアウトやガードバンドノイズ等に
より容易にロツクが外れる虞はない。

上述せるカウンター７１４は入力される２sc
の周波数を水平同期信号の周波数_hまでカウン
トダウンし、フリツプフロツプ回路７１３にリセ
ツト用トリガーパルスを与える。又更にこのカウ
ンタ７１４の内容は並列に出力されて、所定のデ
コーダを有するウインドパルス発生器７１６に供
給されており、所定のウインドが判定回路７１７
に供給される。この判定回路７１７には別に同期
回路７１５で同期されたモノステーブルマルチバ
イブレータ７０３の出力が２scの周波数のクロ
ツク信号の１周期の幅を有するパルスとして供給
され、ウインド内にこのパルスが位置していれば
端子OKに、ウインド外ならば端子NGに夫々出力
が得られる。以上の所までを波形図を用いて説明
する。

第１１図Ａは第１０図Ｂに相当するもので、こ
の波形の信号がモノステーブルマルチバイブレー
タ７０４及び同期回路７１５に供給される。従つ
てバイブレータ７０４からは第１１図Ｂの如きパ
ルスが得られる。一方、1/6カウンタ７１２から
は第１１図Ｃにて示す２scの周波数のパルスが
得られ、このパルスが夫々フリツプフロツプ回路
７０５，７１３のセツト端子に供給されている。
第１１図Ｄ，Ｅは夫々同期回路７１５及びウイン
ドパルス発生器７１６の出力を示し、この図の場
合はウインド内にパルスが存在しているので判定
回路７１７は端子OKに出力パルスを出力するこ
とになる。又、フリツプフロツプ回路７０５はバ
イブレータ７０４の出力でリセツトされ、フリツ
プフロツプ回路７１３はカウンタ７１４の出力で
リセツトされる。従つてフリツプフロツプ回路７
０５の立下りタイミングが第１１図Ｇで示される
ように、フリツプフロツプ回路７１３の第１１図
Ｆで示されるタイミングより遅れている場合に
は、周波数・位相検出器７０６にてその出力ｘ又
はｙに第１１図Ｈに示すパルスが得られ、このパ
ルスの幅に応じてエラー積分回路７０７の出力が
第１１図Ｉに示すように変更される。

第１２図は再生水平同期信号がウインドパルス
より前に到来してしまつた場合の波形図を示し、
ウインドの位置が第１２図Ｅの点線で示す位置に
あるべき時に、第１２図Ａの再生水平同期信号の
タイミングが相当先立つて到来した場合であり、
第１２図Ｃで同期化された第１２図Ｄの同期化パ
ルスのみが同期回路７１５より判定回路７１７に
供給されることになるので、判定回路７１７はそ
の出力端子NGに第１２図Ｆに示すパルスを発生
する。従つてこのパルスでバイブレータ７０４、
フリツプフロツプ回路７０５及びフリツプフロツ
プ回路７１３が強制的にリセツトされることにな
り、第１２図Ｂ、Ｇ及びＨに示す出力波形とな
る。この場合にはフリツプフロツプ回路７０５及
び７１３の立下りに一致するので、周波数・位相
検出器７０６はそのいずれの出力端子にも出力パ
ルスを出さず、従つてエラー積分回路７０７の出
力は一定となる。

又このAFC系１３Ａにはモノマルチバイブレ
ータ７１８及びフリツプフロツプ回路７１９が設
けられ、再生水平同期信号がウインドより遅れて
来た場合の処理を行なつている。即ちその動作は
第１３図にて示されており、第１３図Ａに示す再
生水平同期信号が第１３図Ｅで示すウインドパル
スより遅れてきた場合であつて、第１３図Ｅに示
すウインドパルスはその立ち下りでフリツプフロ
ツプ回路７１９をセツトすることになり、フリツ
プフロツプ回路７１９の出力は第１３図Ｆで示す
ようにウインドパルスの立下りでセツトされ、ウ
インドパルスの幅より多少広い時定数を有するバ
イブレータ７１８の出力の立ち上りでリセツトさ
れる。尚、正常時このフリツプフロツプ回路７１
９がセツトされない様にバイブレータ７１８の出
力が高レベルにある時にはセツト入力が受け入れ
られない様にされている。このフリツプフロツプ
回路７１９の出力は否定信号としてカウンタ７１
４に与えられているので、この間カウンタ７１４
はカウントしない。又この場合、判別回路７１７
は出力端子NGに第１３図Ｇで示すパルスを出
し、このパルスでバイブレータ７０４、フリツプ
フロツプ回路７０５，７１３及びカウンタ７１４
がクリアされる。第１３図Ｂはバイブレータ７０
４の出力を示し、判別回路７１７の出力でクリア
されている状態を示す。更にカウンタ７２０、ア
ンド回路７２１及びリトリガーモノマルチバイブ
レータ７２２が設けられ、AFCロツクがはずれ
た時、時定数回路７０９の時定数を変更する。す
なわち、判別回路７１７の出力端子OKよりのパ
ルスをカウンタ７２０で15個数えるとカウンター
７２０はキヤリー出力を出し、自分自信のカウン
ト機能を停止させると共にアンド回路７２１を開
く。その後、この出力端子OKがリトリガーモノ
マルチバイブレータ７２２に加えられ、時定数
150H相当のバイブレータ７２２の出力は端子OK
の出力が150H以上の間欠落するとロツクはずれ
として時定数回路７０９を制御する。勿論出力端
子OKから出力パルスが出ないときは出力端子NG
から出力パルスが先ず出るので、カウンタ７２０
はクリアされ、キヤリー出力は消えアンド回路７
２１は閉じられる。このAFC系ではVTRの再生
動作モードを判別させる回路が付属しており、変
則再生モード信号を出す。即ち、４ビツトのアツ
プダウンカウンタ７２３でフリツプフロツプ回路
７１３の出力をアツプ方向にカウントし、入力端
子７２７に供給される同期信号発生回路１６より
の基準水平同期信号でダウン方向にカウントす
る。又このカウンタ７２７は入力端子７２９より
の0.5secパルスで0.5秒毎にクリアされる。カウ
ンタ７２３の夫々のキヤリー出力はリトリガーモ
ノマルチバイブレータ７２４，７２５を通じてオ
ア回路７２６に供給され、出力端子７２８に変則
再生モード信号が得られる。バイブレータ７２
４，７２５は一種のヒステリシス回路である。

次に第１４図を参照して、書込みクロツク信号
発生回路１３の先のAFC系１３Ａの後段に接続
されるAPC系１３Ｂの具体構成を説明する。入
力端子８０１で受けた12scのクロツク信号が1/
４カウンタ８０２で３scの周波数の信号に落と
され、位相変調器８０３に供給される。又、同期
分離回路８１２より入力端子８０４にバーストパ
ルスが与えられ、バーストパルスのうち所定の１
波のタイミングに同期したパルスがパルス成形回
路８０５より得られる。即ち第１５図Ａが入力端
子８０４に供給されるとバーストパルスであり、
パルス成形回路８０５の出力には第１５図Ｂにて
示すように、第１５図Ａのバーストパルスのうち
所定部分の１周期幅に相当するパルスが得られ
る。このパルスは次段のトリガージエネレータ８
０６に供給され、このパルスの位相に一致した連
続パルスが例えば３μsec区間だけ得られること
になる。一方このトリガージエネレータ８０６よ
りの連続パルスの周波数は、位相変調器８０３の
出力を1/3カウンタ８０７でscの周波数にされ
たクロツク信号の周波数に依存する様に成され
る。位相変調器８０３及び1/3カウンタ８０７の
出力は夫々パルス成形回路８０８，８０９でデユ
ーテイー50％のパルスとされて出力端子８１０，
８１１に書込みクロツク信号及び再生副搬送波信
号として取り出される。トリガージエネレータ８
０６の出力は入力端子８０１に供給される12sc
の信号で同期されて第１５図Ｄにて示すリセツト
パルスをパルス発生器８１２で発生し、1/4カウ
ンタ８０２と1/3カウンタ８０７を夫々リセツト
すると共に、１波抽出回路８１３、ゲートパルス
発生回路８１４及びアンド回路８１５に供給され
る。又、アンド回路８１６には1/3カウンタ８０
７よりの出力が与えられており、従つてアンド回
路８１５及び８１６の出力は第１５図Ｆ，Ｇで示
すように各３パルス選ばれ、位相検出器８１７に
供給されることになる。この位相比較器８１７で
は第１５図Ｈで示すパルスの位相差を第１５図Ｉ
で示すようにコンデンサ８１８に対し電荷量とし
て与え電圧値に変換して位相変調器８０３を制御
することになる。又、１波抽出回路８１３の出力
及び1/3カウンタ８０７の出力は位相差検出器８
１９に加えられ、スイツチ回路８２０でベロシテ
イーエラーをサンプリングしてコンデンサ８２１
に蓄え、バツフアーアンプ８２６を介して出力端
子８２２よりベロシテイーエラーが取り出され
る。このベロシテイーエラーは取りも直さず入力
ビデオ信号の水平周期毎の時間軸変動の変化率で
ある。

更にこのAPC系１３Ｂでは信号APCが作られ
る。即ち入力端子８２３よりの記憶可能信号でリ
セツトされ、アンド回路８１５よりのパルスでリ
セツトされるフリツプフロツプ回路８２４が設け
られ、このフリツプフロツプ回路８２４の端子
より出力端子８２５に、信号APCが得られる。
尚、第１５図Ｊは１波抽出回路８１３の出力を示
し、第１５図Ｋは1/3カウンタ８０７の出力を示
す。

次に第１６図を参照してベロシテイーエラー検
出回路１４及び読出しクロツク信号発生回路１５
の具体構成を説明する。入力端子９０１よりの
APC系１３Ｂよりのベロシテイーエラーは、ス
イツチ回路９０２を介してスイツチ回路９０３に
供給される。このスイツチ回路９０３には３ビツ
トのライトアドレスが入力端子９０４，９０
４′，９０４″より与えられており、コンデンサ９
０５−０，９０５−１，……，９０５−７のアド
レスを決める。尚、端子９０４，９０４′，９０
４″に与えられるライトアドレスは第４図の書き
込みデコーダ３０３の入力端３０５，３０５′に
与えられるアドレスと共通である。

このベロシテイーエラーは水平周期毎、即ち、
１ライン単位で得られるので、３ビツトのデジタ
ルコード信号となつている。このことは、読み出
し側にも同じことが言え、スイツチ回路９０６に
は３ビツトのリードアドレスが夫々入力端子９０
７，９０７′及び９０７″に供給される。又ベロシ
テイーエラーは次の水平区間の位相検出が始まる
といままで述べた部分のベロシテイーエラーが分
かることになるので、メモリーとしては実際のア
ドレスとは１つ手前のアドレスに記憶しなければ
ならない。本実施例ではメモリーコンデンサ９０
５−０，９０５−１，……，９０５−７の接続と
スイツチ回路９０３の接続とに工夫を加えて解決
している。

かくして蓄えられた入力ビデオ信号の水平周期
毎の時間軸変動の変化率としてのベロシテイーエ
ラーは入力端子９０７，９０７′，９０７″に供給
されるリードアドレスによつて読み出される。即
ち、入力端子９２９，９２９′，９２９″に第４図
の読み出しアドレスデコーダ３０４の入力端子３
０６，３０６′に与えられるアドレスと共通のア
ドレスが供給され、これがデジタル加算回路９２
７に供給されて３ビツトの入力端子９３０，９３
０′，９３０″よりの一定入力「001」と加算され
る。加算回路９２７の出力側はラツチ回路９２８
の入力側に接続され、その加算回路９２７の加算
出力はモノステーブルマルチバイブレータ９３２
の出力に基づいてラツチ回路９２８にてサンプル
ホールドされる。第１７図Ａに第６図Ａと同様の
入力ビデオ信号としてのカラー映像信号の波形を
示し、夫々Ｎ−１、Ｎ及び＋１フイールドの部分
が示されている。入力端子９３１に基準水平同期
信号が供給される。そして、バイブレータ９３２
は水平同期信号の立下りで制御される。バイブレ
ータ９３２の出力波形を第１７図Ｂに示すが、之
は水平同期信号の立下り時点に於て立上り、その
時点よりバースト信号Sbの略中央の時点までの
時間α（≒７μＳ）と3/4Ｈ（Ｈは水平周期）と
の和の時間後立下る矩形波信号である。入力端子
９２９，９２９′，９２９″に供給されるリードア
ドレスは第１７図Ｇに示す如く水平同期信号の立
上り毎に変化し、次の水平同期信号の立上りまで
そのアドレスが保持されている。加算回路９２７
の出力は入力端子９２９，９２９′，９２９″に供
給されるリードアドレス、例えばＮ−１、Ｎ、Ｎ
＋１に１を加えたＮ、Ｎ＋１、Ｎ＋２である。そ
して、加算回路９２７の出力はラツチ回路９２８
に於て第１７図Ｂの矩形波の立下り時点でサンプ
リングされ、次の立下り時点までホールドされ
る。このラツチ回路９２８より入力端子９０７，
９０７′，９０７″に供給されるリードアドレスを
第１７図Ｄに示す。

スイツチ回路９０６を通じて読出された水平周
期毎の時間軸変動の変化率に基づくベロシテイー
エラーはバツフアアンプ９２２を通じてサンプリ
ングゲート回路９２３ａと加算回路９２６とに供
給される。又、サンプリングゲート回路９２３ａ
の後段にはホールド用コンデンサ９２３ｂが接続
されて、之等によりサンプルホールド回路９２４
が構成される。

このゲート回路９２３ａはモノステーブルマル
チバイブレータ９３５よりの第１７図Ｆに波形を
示す如きサンプリングパルスによつてその期間
（例えば１μＳ）オンになさしめられ、スイツチ
回路９０６の出力がコンデンサ９２３ｂに蓄積さ
れる。そして、このコンデンサ９２３ｂの出力は
バツフアアンプ９２５に供給される。又、、この
バイブレータ９３５はモノステーブルマルチバイ
ブレータ９３４よりの第１７図Ｅに波形を示す如
き矩形波信号の立下りによつて立上るように制御
される。バイブレータ９３４は入力端子９３１よ
りの水平同期信号により制御され、その出力は第
１７図Ｅに示す如く水平同期信号の立下りに於て
立上り、α＋１／４Ｈの時間後立下る矩形波信号である。

そして、加算回路９２６では、第１７図Ｈに示
す如きバツフアアンプ９２２の出力たるベロシテ
イーエラーと、第１７図Ｉに示す如きバツフアア
ンプ９２５の出力たるベロシテイーエラーとが加
算される。その加算出力を第１７図Ｊに示す。

加算回路９２６の出力は積分回路９０８に供給
されて積分される。又、入力端子９３１よりの水
平同期信号がモノステーブルマルチバイブレータ
９３３に供給され、之より第１７図Ｇに示す如く
水平同期信号の立下りに於て立上り、時間α（≒
７μＳ）後に立下る矩形波出力が得られ、之がリ
セツトパルスとして積分回路９０８に供給され
る。第１７図Ｋに積分回路９０８の出力の波形を
実線にて示す。この第１７図Ｋの波形は入力ビデ
オ信号（入力カラー映像信号）の時間軸変動曲線
に近似した水平周期毎の折線（夫々３本の直線か
ら成る）を示す。そして、この積分回路９０８の
出力が位相変調器９１０に供給され、この信号に
よつて入力端子９０９よりのシステムサブキヤリ
ア（これは同期信号発生回路１６で発生する）が
位相変調される。かくして、変調器９１０より得
られたパルス列をデユーテイー整形回路９１１、
３倍高調波抽出回路９１２、デユーテイー修正回
路９１３で周波数が３scのデユーテイー50％の
パルスを得、エクスクルーシブオア回路９１４を
介して出力端子９１５にリードクロツク信号とし
て供給される。

一方デユーテイー修正回路９１３の出力は1/3
カウンター９１６でscの周波数に落とされ読出
しサブキヤリアとしてデユーテイー修正回路９１
７及びエクスクルーシブオア回路９１８を通じて
出力端子９１９に得られることになる。尚、夫々
のエクスクルーシブオア回路９１４，９１８には
変則再生モード時反転指令信号が入力端子９２０
に制御回路１７より与えられることになるが詳細
は省略する。尚、スイツチ回路９０２は入力端子
９２１よりのベロシテイーエラー書き込み可能パ
ルス信号で制御される。

次に第１８図を参照して、上述の入力ビデオ信
号の時間軸変動及びベロシテイーエラー（信号）
について説明する。第１８図の曲線は入力ビデオ
信号の時間軸変動をモデル的に示すものであつ
て、時点ｔ_o-1・ｔ_o間及び時点ｔ_o・ｔ_o+1間が
夫々入力ビデオ信号のＮ−１、Ｎフイールド区間
であるとする。そして、時点ｔ_o-1の前後1/4Ｈの
1/2Ｈ幅の区間T′_o-2、時点ｔ_o-1の1/4Ｈ後の1/2
Ｈ幅の区間Ｔ_o-1、時点ｔ_oの前後1/4Ｈの1/2Ｈ幅
の区間T′_o-1、時点ｔ_oの1/4Ｈ後の1/2Ｈ幅の区間
Ｔ_o及び時点ｔ_o+1の前後1/4Ｈの1/2Ｈ幅の区間
T′_oを考える。時間軸変動を時間ｔの関数Ｆ
（ｔ）とする。斯くすると第１図及び第１４図の
書込みクロツク信号発生回路１３よりの水平周期
毎の時間軸変動の変化率たるベローシテイーエラ
ーは、フイールドＮ−１、Ｎに於ては夫々
Ｆ（ｔ_ｏ）−Ｆ（ｔ_ｏ−１）／Ｈ、Ｆ（ｔ_ｏ＋１）−Ｆ
（ｔ_ｏ）／Ｈとなる。関数Ｆ（ｔ）の曲線の時点ｔ_o-1、ｔ_o、ｔ_o+1上の点をＰ_o
_-1、Ｐ_o、Ｐ_o+1、その間の各中点をＢ_o-1、Ｂ_o、
とする。かくすると、関数Ｆ（ｔ）の曲線の点Ｂ
_o-1、Ｂ_o上の接続の勾配F′（ｔ_ｏ−１＋ｔ_ｏ／２）、 F′（ｔ_ｏ＋ｔ_ｏ＋１／２）（之等はその点のベロシテ
イーエラーとなる）は夫々F′（ｔ_ｏ−１＋ｔ_ｏ／２）≒Ｆ（ｔ_ｏ）−Ｆ（ｔ_ｏ−１）／Ｈ、 F′（ｔ_ｏ＋ｔ_ｏ＋１／２）≒Ｆ（ｔ_ｏ＋１）−Ｆ（ｔ_ｏ）／Ｈとなる。従つて、冒頭に述べた先に提案された時間軸誤差補正装置
では、入力ビデオ信号の水平区間の時間軸変動を
第１８図について言えば点Ｐ_o-1、Ｐ_o；Ｐ_o、Ｐ_o+
₁を結ぶ夫々１本の直線_o-1 _o、_o _o+1、にて
近似させていたもので、之は第１７図の破線に示
す如くなる。

本実施例では、更に、関数Ｆ（ｔ）の点Ｐ_oに
於ける接線の勾配、即ちベロシテイーエラー
F′（ｔ_o）を F′（ｔ）≒Ｆ（ｔ_ｏ−１）−Ｆ（ｔ_ｏ−１）／２Ｈ ≒Ｆ（ｔ_ｏ）−Ｆ（ｔ_ｏ−１）＋Ｆ（ｔ_ｏ＋１）−Ｆ（ｔ_ｏ）／２Ｈ ≒１／２｛F′（ｔ_ｏ＋ｔ_ｏ＋１／２）＋F′（ｔ_ｏ−１＋ｔ_ｏ／２）｝として求める。そして、関数Ｆ（ｔ）の曲線を区
間Ｔ_o-1、T′_o-1、Ｔ_oに於ける夫々勾配
Ｆ（ｔ_ｏ）−Ｆ（ｔ_ｏ−１）／Ｈ、１／２｛Ｆ（ｔ_ｏ）
−Ｆ（ｔ_ｏ−１）／Ｈ＋Ｆ（ｔ_ｏ＋１）−Ｆ（ｔ_ｏ）／Ｈ｝、Ｆ（ｔ_ｏ＋１）−
Ｆ（ｔ_ｏ）／Ｈの直線より成る折線に近似せしめる。即ち、第１７図Ｋの実線がか
かる折線である。

この実線の折線は破線の直線に比し、入力ビデ
オ信号の時間軸変動曲線に一層近似していること
が分る。

次に制御回路１７の具体構成について第１９図
を参照して説明する。入力端子１００１，１００
２より夫々再生水平同期信号、再生色副搬送波信
号、入力端子１００３，１００４より読出し色副
搬送波信号、基準水平同期信号が供給される。再
生水平同期信号及び再生色副搬送波信号は夫々書
込みクロツク信号発生回路１３で形成され、又基
準水平同期信号及び読出し色副搬送波信号は同期
信号発生回路１６及び読出しクロツク信号発生回
路１５より与えられる。１００５はスタートパル
ス発生回路を示す。第１８図Ａに示す再生水平同
期信号に対し、第１８図Ｂに示す位置に書込みス
タート信号を出し、出力端子１００６より書込み
スタートパルスを出す。カウンタ１００７は書込
みスタートパルスを受けて再生クロツク信号を例
えば640個数え第１８図Ｄで示す書込み可能信号
を発生させる。１００８は読み出し側のスタート
パルス発生回路を示し、同じく640個の読出しク
ロツク信号を数えるカウンタ１０１０で読出し記
憶可能信号を出力する。かくして、入力端子１０
１１及び１０１２に対して、夫々再生クロツク信
号、読出しクロツク信号が与えられており、出力
端子１００６，１００９より夫々書込みスタート
信号及び読出しスタート信号が、又出力端子１０
１３及び１０１４より夫々書込み記憶可能信号、
読出し記憶可能信号が得られることになる。又１
０１５及び１０１６は夫々Ｔ―フリツプフロツプ
回路で、この出力が夫々アドレス信号の一部とな
り偶数フイールドか奇数フイールドかを決定す
る。即ち、第４図に示す主記憶装置９の2Hメモ
リーM₀〜M₃の前半か、後半かの区別となる。フ
リツプフロツプ回路１０１５の出力は第１８図に
示されており、又数100nSECのモノステーブル
マルチバイブレータ１０１７，１０１８が夫々フ
リツプフロツプ回路１０１５，１０１６の立下り
出力を受けてトリガーされ、例えばフリツプフロ
ツプ回路１０１７の出力は第１８図Ｅに示されて
いる。このバイブレータ１０１７及び１０１８の
出力は夫々アンド回路１０１９，１０２０を介し
てカウンタ１０２１，１０２２とに与えられ、こ
れらの出力に残りのアドレス信号が夫々得られ
る。即ち出力端子１０２３，１０２３′，１０２
３″にライトアドレス信号が、又、出力端子１０
２４，１０２４′，１０２４″にリードアドレス信
号が得られる。

２ビツトのカウンタ１０２１よりの出力が第１
８図Ｅに示されている。更にデジタル比較器１０
２５及び１０２６が設けられ、アドレスの状態が
Ｒ＝Ｗ＋１の場合、インバータ１０２７を介して
アンド回路１０１９を閉じ、又Ｗ＝Ｒ＋１の時の
インバータ１０２８を介してアンド回路１０２０
を閉じる如くなし、読出しと書込みが同じメモリ
ー（即ちＲ＝Ｗの状態）を指定するものを防いで
いる。尚、Ｒ，Ｗは書込み、読出し時のメモリー
M₀〜M₃の番号０〜３を示す。

更に再生画の垂直方向の位置決めのために垂直
同期信号ロツク回路が設けられている。即ちフリ
ツプフロツプ回路１０２９は同期信号発生回路１
６より入力端子１０３０に供給される基準垂直同
期信号を1/2に分周しフリツプフロツプ回路１０
３１のセツト入力端子Ｓにトリガーパルスを与
え、又フリツプフロツプ回路１０３２は同期分離
回路１２より入力端子１０３３に供給される再生
垂直同期信号を受けフリツプフロツプ回路１０３
４にセツトトリガーを与える。又、フリツプフロ
ツプ回路１０３１は１０１６の出力を受け、或る
メモリーの読み終り時点でリセツトされ、フリツ
プフロツプ回路１０３４は１０１５の出力を受
け、或るメモリーへの書き込みが終了した時点で
リセツトされる。又、２ビツトのメモリー１０３
５が設けられ、フリツプフロツプ回路１０３４の
出力の立下り時点で、２ビツトのカウンタ１０２
１の内容を記憶し、フリツプフロツプ回路１０３
１の出力の立下り２ビツトのカウンタ１０３５の
内容を、強制的にカウンタ１０２２に書き込むよ
うにして垂直合せを行う。又、ベロシテイーエラ
ー書込み可能信号は例えばカウンタ１００７の出
力の立ち上りより例えば30μsecの時定数を有す
るモノステーブルマルチバイブレータ１０３６を
用い出力端子１０３７に出力する。

尚、上記の説明ではＡ―Ｄ変換器７、同期信号
発生回路１６の具体構成は説明しななかつたが、
これらは通常用いられるものでよいので説明を省
略した。

上述せる本発明によれば、入力ビデオ信号の時
間軸変動を確実に除去することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例の全体を示すブロツ
ク線図、第２図〜第５図は第１図の一部の具体構
成を示すブロツク線図、第６図は波形図、第７図
〜第９図は第１図一部の具体構成を示すブロツク
線図、第１０図〜第１３図は波形図、第１４図は
第１図の一部を示すブロツク線図、第１５図は波
形図、第１６図は第１図の一部を示すブロツク線
図、第１７図は波形図、第１８図は曲線図、第１
９図は第１図の一部を示すブロツク線図、第２０
図は波形図である。７はＡ―Ｄ変換器、８はドロツプアウト補償回
路、９は主記憶装置、１０はＤ―Ａ変換器、１３
は書込みクロツク信号発生回路、１４はベロシテ
イーエラー検出回路、１５は読出しクロツク信号
発生回路、１７は制御回路、９１０は位相変調器
である。

Claims

【特許請求の範囲】

１入力ビデオ信号に含まれる時間軸変動に応じ
て作られた書き込みクロツク信号によつて順次上
記入力ビデオ信号を主記憶装置に書き込み、基準
信号に基づいて作られた読み出しクロツク信号に
よつて上記主記憶装置よりその記憶内容を順次読
み出すようにして上記時間軸変動の除去された出
力ビデオ信号を得る様にした時間軸誤差補正装置
に於て、上記入力ビデオ信号の水平周期毎の時間
軸変動の変化率を記憶し、該変化率に基づいて上
記入力ビデオ信号の時間軸変動曲線に対する水平
周期毎の近似折線の微係数に基づくベロシテイー
エラー信号を発生するベロシテイーエラー検出回
路と、上記基準信号を上記ベロシテイーエラー検
出回路よりのベロシテイーエラー信号にて位相変
調する変調器を具備し該変調器の被変調信号に基
づいて上記読出しクロツク信号を形成する読出し
クロツク信号発生回路とを設けたことを特徴とす
る時間軸誤差補正装置。