JPH06101860B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JPH06101860B2 JPH06101860B2 JP61083751A JP8375186A JPH06101860B2 JP H06101860 B2 JPH06101860 B2 JP H06101860B2 JP 61083751 A JP61083751 A JP 61083751A JP 8375186 A JP8375186 A JP 8375186A JP H06101860 B2 JPH06101860 B2 JP H06101860B2
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- phase
- signal
- memory
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Saccharide Compounds (AREA)
- Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
- Electrically Operated Instructional Devices (AREA)
- Diaphragms For Electromechanical Transducers (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回転ヘッド装置により再生される再生信号に
含まれる同期信号に基づいて該再生信号の時間軸変動分
に追従したクロックパルスをフェーズロックドループ
（PLL）にて形成し、上記再生信号をデジタル信号に変
換して上記クロックパルスにてメモリに書き込み、上記
メモリに書き込んだデジタル信号を基準クロックにて読
み出して時間軸誤差の補正を行う時間軸補正装置に関
し、例えば、ビデオテープレコーダ（以下、単にVTRと
いう。）等に適用される。
含まれる同期信号に基づいて該再生信号の時間軸変動分
に追従したクロックパルスをフェーズロックドループ
（PLL）にて形成し、上記再生信号をデジタル信号に変
換して上記クロックパルスにてメモリに書き込み、上記
メモリに書き込んだデジタル信号を基準クロックにて読
み出して時間軸誤差の補正を行う時間軸補正装置に関
し、例えば、ビデオテープレコーダ（以下、単にVTRと
いう。）等に適用される。
本発明は、回転ヘッド装置により再生される再生信号に
含まれる同期信号に基づいて該再生信号の時間軸変動分
に追従したクロックパルスをフェーズロックドループ
（PLL）により形成し、上記再生信号をデジタル信号に
変換して上記クロックパルスにてメモリに書き込み、上
記メモリに書き込んだデジタル信号を基準クロックにて
読み出して時間軸誤差の補正を行う時間軸補正装置にお
いて、デジタル化した再生信号をメモリに書き込むため
のクロックパルスを形成する上記PLLを構成する位相比
較器による位相誤差出力に基づいて、上記回転ヘッド装
置の１回転毎に定常的に発生するインパクトエラー等に
起因する高い周波数成分を含む時間軸誤差を高精度に補
正するようにしたものである。
含まれる同期信号に基づいて該再生信号の時間軸変動分
に追従したクロックパルスをフェーズロックドループ
（PLL）により形成し、上記再生信号をデジタル信号に
変換して上記クロックパルスにてメモリに書き込み、上
記メモリに書き込んだデジタル信号を基準クロックにて
読み出して時間軸誤差の補正を行う時間軸補正装置にお
いて、デジタル化した再生信号をメモリに書き込むため
のクロックパルスを形成する上記PLLを構成する位相比
較器による位相誤差出力に基づいて、上記回転ヘッド装
置の１回転毎に定常的に発生するインパクトエラー等に
起因する高い周波数成分を含む時間軸誤差を高精度に補
正するようにしたものである。
一般に、回転ヘッド装置を使用して信号の記録再生を行
うVTR等の信号記録再生装置では、回転ヘッドの偏心や
回転むらあるいは記録媒体の走行速度変動等に起因する
時間軸変動を伴うので、品位の高い再生動作を行うため
に再生信号に含まれる上記時間軸変動を補正する必要が
ある。
うVTR等の信号記録再生装置では、回転ヘッドの偏心や
回転むらあるいは記録媒体の走行速度変動等に起因する
時間軸変動を伴うので、品位の高い再生動作を行うため
に再生信号に含まれる上記時間軸変動を補正する必要が
ある。
従来より、VTRの再生映像信号の時間軸誤差の補正する
のに、回転ヘッド装置により再生される再生信号に含ま
れる同期信号に基づいて該再生信号の時間軸変動分に追
従したクロックパルスをフェーズロックドループ（PL
L）にて形成し、上記再生信号をデジタル信号に変換し
て上記クロックパルスにてメモリに書き込み、上記メモ
リに書き込んだデジタル信号を基準クロックにて読み出
して時間軸誤差の補正を行うようにした例えば第４図に
示す如き構成の時間軸補正装置が使用されている。
のに、回転ヘッド装置により再生される再生信号に含ま
れる同期信号に基づいて該再生信号の時間軸変動分に追
従したクロックパルスをフェーズロックドループ（PL
L）にて形成し、上記再生信号をデジタル信号に変換し
て上記クロックパルスにてメモリに書き込み、上記メモ
リに書き込んだデジタル信号を基準クロックにて読み出
して時間軸誤差の補正を行うようにした例えば第４図に
示す如き構成の時間軸補正装置が使用されている。
また、通常、記録媒体が回転ヘッドの接離する部分で振
動することにより所謂インパクトエラーと呼ばれる高い
周波数成分を持つ時間軸変動を生じることが知られてい
る。上記インパクトエラーは、数KHzの周波数成分を含
んでおり、上記信号書き込み用のクロックパルスを形成
するPLLの帯域が数100Hz程度の一般的な時間軸補正装置
では補正することがきない。
動することにより所謂インパクトエラーと呼ばれる高い
周波数成分を持つ時間軸変動を生じることが知られてい
る。上記インパクトエラーは、数KHzの周波数成分を含
んでおり、上記信号書き込み用のクロックパルスを形成
するPLLの帯域が数100Hz程度の一般的な時間軸補正装置
では補正することがきない。
そこで、上述の如きインパクトエラーの発生を抑圧する
手段として、例えば、特開昭58−6547号公報等に開示さ
れているように、回転ヘッドが配設されているヘッドド
ラムの上記回転ヘッドが記録媒体と接離する位置近傍に
上記記録媒体をドラムの外径方向に突き出す小片を設け
たり等の方法が従来より提案されている。また、上記イ
ンパクトエラー等による高い周波数成分を持つ時間軸変
動を電気的な信号処理により除去する方法として、例え
ば、特開昭56−13272号公報等に開示されているように
所謂ベロシティエラー補正回路を設けるようにした時間
軸補正装置が従来より提案されている。
手段として、例えば、特開昭58−6547号公報等に開示さ
れているように、回転ヘッドが配設されているヘッドド
ラムの上記回転ヘッドが記録媒体と接離する位置近傍に
上記記録媒体をドラムの外径方向に突き出す小片を設け
たり等の方法が従来より提案されている。また、上記イ
ンパクトエラー等による高い周波数成分を持つ時間軸変
動を電気的な信号処理により除去する方法として、例え
ば、特開昭56−13272号公報等に開示されているように
所謂ベロシティエラー補正回路を設けるようにした時間
軸補正装置が従来より提案されている。
第４図に示した従来例において、時間軸変動を含んだ入
力再生映像信号が信号入力端子40を介して、アナログ・
デジタル（A/D）変換器41に供給されるとともに、同期
分離回路51とバーストゲート回路52に供給されている。
力再生映像信号が信号入力端子40を介して、アナログ・
デジタル（A/D）変換器41に供給されるとともに、同期
分離回路51とバーストゲート回路52に供給されている。
そして、上記同期分離回路51は、上記入力再生映像信号
に含まれている同期信号を分離して、その水平同期信号
をPLL回路53に供給する。また、上記バーストゲート回
路52は、上記入力再生映像信号に含まれているバースト
信号を分離して位相制御（APC）回路54とベロシティエ
ラー補正回路55に供給する。
に含まれている同期信号を分離して、その水平同期信号
をPLL回路53に供給する。また、上記バーストゲート回
路52は、上記入力再生映像信号に含まれているバースト
信号を分離して位相制御（APC）回路54とベロシティエ
ラー補正回路55に供給する。
上記PLL回路53は、上記同期分離回路51から供給される
水平同期信号に基づいて副搬送周波数fscの４倍の周波
数4fscを有するクロックパルスを形成して上記APC回路5
4に供給している。上記APC回路54は、上記クロックパル
スの位相を上記バーストゲート回路52から供給されるバ
ースト信号の位相に合わせる位相制御を行い、その出力
を書き込みクロックパルスとして書き込みアドレス発生
器56と上記A/D変換器41に供給する。
水平同期信号に基づいて副搬送周波数fscの４倍の周波
数4fscを有するクロックパルスを形成して上記APC回路5
4に供給している。上記APC回路54は、上記クロックパル
スの位相を上記バーストゲート回路52から供給されるバ
ースト信号の位相に合わせる位相制御を行い、その出力
を書き込みクロックパルスとして書き込みアドレス発生
器56と上記A/D変換器41に供給する。
そして、上記A/D変換器41において上記書き込みクロッ
クパルスにより上記入力再生映像信号をデジタル化し
て、上記書き込みアドレス発生器56において上記書き込
みクロックパルスにより形成される書き込みアドレスに
て指定されるメモリ42の記憶場所に順次に書き込む。
クパルスにより上記入力再生映像信号をデジタル化し
て、上記書き込みアドレス発生器56において上記書き込
みクロックパルスにより形成される書き込みアドレスに
て指定されるメモリ42の記憶場所に順次に書き込む。
また、上記ベロシティエラー補正回路55は、上記バース
トゲート回路52から供給されるバースト信号の位相変動
分からベロシティエラー補正信号を算出して記憶してお
き、このベロシティエラー補正信号を信号読み出し系の
位相変調器61に供給している。
トゲート回路52から供給されるバースト信号の位相変動
分からベロシティエラー補正信号を算出して記憶してお
き、このベロシティエラー補正信号を信号読み出し系の
位相変調器61に供給している。
上記位相変調器61は、基準クロック発生器60から供給さ
れる基準読み出しクロックパルスの位相を上記ベロシテ
ィエラー補正信号により上記バースト信号の位相変動分
に対応させるように変調して、読み出しクロックパルス
を読み出しアドレス発生器62とデジタル・アナログ（D/
A）変換器43に供給する。
れる基準読み出しクロックパルスの位相を上記ベロシテ
ィエラー補正信号により上記バースト信号の位相変動分
に対応させるように変調して、読み出しクロックパルス
を読み出しアドレス発生器62とデジタル・アナログ（D/
A）変換器43に供給する。
そして、上記メモリ42からは、上記バースト信号の位相
変動分に対応させるように位相変調した読み出しクロッ
クパルスより上記読み出しアドレス発生器62において形
成される読み出しアドレスにて指定される記憶場所のデ
ジタル信号が順次に読み出されて、上記D/A変換器43に
よりアナログ化して信号出力端子44から出力する。
変動分に対応させるように位相変調した読み出しクロッ
クパルスより上記読み出しアドレス発生器62において形
成される読み出しアドレスにて指定される記憶場所のデ
ジタル信号が順次に読み出されて、上記D/A変換器43に
よりアナログ化して信号出力端子44から出力する。
ところで、上述のようにベロシティエラー補正回路55に
より上記バースト信号の位相変動分からベロシティエラ
ー補正信号を算出して信号読み出しクロックパルスに位
相変調をかけるようにした従来の時間軸補正装置では、
上記ベロシティエラー補正回路55自体の構成が複雑であ
り、VTRに内蔵するのが困難であるという問題点があっ
た。
より上記バースト信号の位相変動分からベロシティエラ
ー補正信号を算出して信号読み出しクロックパルスに位
相変調をかけるようにした従来の時間軸補正装置では、
上記ベロシティエラー補正回路55自体の構成が複雑であ
り、VTRに内蔵するのが困難であるという問題点があっ
た。
そこで、本発明は、上述の如き従来の問題点に鑑み、比
較的に簡単な回路構成にて、回転ヘッド装置の１回転毎
に定常的に発生されるインパクトエラー等による高い周
波数成分を持つ時間軸誤差を補正し得るようにした新規
な構成の時間軸補正装置を提供することを目的とするも
のである。
較的に簡単な回路構成にて、回転ヘッド装置の１回転毎
に定常的に発生されるインパクトエラー等による高い周
波数成分を持つ時間軸誤差を補正し得るようにした新規
な構成の時間軸補正装置を提供することを目的とするも
のである。
本発明は、上述の目的を達成するために、回転ヘッド装
置により再生される再生信号に含まれる同期信号に基づ
いて該再生信号の時間軸変動分に追従したクロックパル
スを形成し、上記再生信号をデジタル信号に変換して上
記クロックパルスにてメモリに書き込み、上記メモリに
書き込んだデジタル信号を基準クロックにて読み出して
時間軸誤差の補正を行う時間軸補正装置において、上記
クロックパルスを形成するフェーズロックドループを構
成する位相比較器による位相誤差出力電圧をデジタル化
して現在再生中の再生信号の位相誤差データを形成する
デジタル・アナログ変換手段と、現在再生中の再生信号
の位相誤差出力データと上記回転ヘッド装置の１回転前
の残留位相誤差データとを一定の割合で加算して新たな
残留位相誤差データを形成する演算処理手段と、上記演
算処理手段にて形成した残留位相誤差データを記憶する
メモリと、現在再生中の再生信号に対する残留位相誤差
データを上記メモリから読み出してアナログ制御電圧に
変換するデジタル・アナログ変換手段と、上記デジタル
・アナログ変換手段にて形成したアナログ制御電圧と上
記位相比較器による位相誤差出力電圧を加算して制御電
圧として上記フェーズロックドループを構成する電圧制
御型発振器に供給する加算手段とを設けたことを特徴と
している。
置により再生される再生信号に含まれる同期信号に基づ
いて該再生信号の時間軸変動分に追従したクロックパル
スを形成し、上記再生信号をデジタル信号に変換して上
記クロックパルスにてメモリに書き込み、上記メモリに
書き込んだデジタル信号を基準クロックにて読み出して
時間軸誤差の補正を行う時間軸補正装置において、上記
クロックパルスを形成するフェーズロックドループを構
成する位相比較器による位相誤差出力電圧をデジタル化
して現在再生中の再生信号の位相誤差データを形成する
デジタル・アナログ変換手段と、現在再生中の再生信号
の位相誤差出力データと上記回転ヘッド装置の１回転前
の残留位相誤差データとを一定の割合で加算して新たな
残留位相誤差データを形成する演算処理手段と、上記演
算処理手段にて形成した残留位相誤差データを記憶する
メモリと、現在再生中の再生信号に対する残留位相誤差
データを上記メモリから読み出してアナログ制御電圧に
変換するデジタル・アナログ変換手段と、上記デジタル
・アナログ変換手段にて形成したアナログ制御電圧と上
記位相比較器による位相誤差出力電圧を加算して制御電
圧として上記フェーズロックドループを構成する電圧制
御型発振器に供給する加算手段とを設けたことを特徴と
している。
本発明に係る時間軸補正装置では、デジタル化した再生
信号をメモリに書き込むためのクロックパルスを形成す
るフェーズロックドループを構成する位相比較器による
位相誤差出力に基づいて、回転ヘッド装置の１回転毎に
繰り返し発生される位相誤差を算出して上記フェーズロ
ックドループを構成する電圧制御型発振器に負帰還制す
ることにより、上記回転ヘッド装置の１回転毎に定常的
に発生する時間軸誤差を補正する。
信号をメモリに書き込むためのクロックパルスを形成す
るフェーズロックドループを構成する位相比較器による
位相誤差出力に基づいて、回転ヘッド装置の１回転毎に
繰り返し発生される位相誤差を算出して上記フェーズロ
ックドループを構成する電圧制御型発振器に負帰還制す
ることにより、上記回転ヘッド装置の１回転毎に定常的
に発生する時間軸誤差を補正する。
以下、本発明に係る時間軸補正装置の一実施例につい
て、図面に従い詳細に説明する。
て、図面に従い詳細に説明する。
第１図は本発明に係る時間軸補正装置の一実施例を示す
ブロック図であり、第２図は上記演算処理部の動作を示
すフローチャートであり、第３図は上記実施例における
演算処理部の具体例を示すブロック図である。
ブロック図であり、第２図は上記演算処理部の動作を示
すフローチャートであり、第３図は上記実施例における
演算処理部の具体例を示すブロック図である。
この実施例において、信号入力端子１には、図示しない
回転ヘッド装置により再生される再生された時間軸変動
を含んだ入力再生映像信号が供給される。この入力再生
映像信号は、上記信号入力端子１から同期分離回路2,バ
ーストゲート回路３およびアナログ・デジタル（A/D）
変換器４に供給されている。
回転ヘッド装置により再生される再生された時間軸変動
を含んだ入力再生映像信号が供給される。この入力再生
映像信号は、上記信号入力端子１から同期分離回路2,バ
ーストゲート回路３およびアナログ・デジタル（A/D）
変換器４に供給されている。
上記同期分離回路２は、上記入力再生映像信号に含まれ
ている同期信号を分離して、その水平同期信号をPLL回
路５に供給する。また、上記バーストゲート回路３は、
上記入力再生映像信号に含まれているバースト信号を分
離して位相制御（APC）回路６に供給する。さらに、上
記PLL回路５は、上記同期分離回路２から供給される水
平同期信号に基づいて副搬送周波数fscの４倍の周波数4
fscを有するクロックパルスを形成して上記APC回路６に
供給する。上記APC回路６は、上記クロックパルスの位
相を上記バーストゲート回路３から供給されるバースト
信号の位相に合わせる位相制御を行い、その出力を書き
込みクロックパルスとして書き込みアドレス発生器７と
上記A/D変換器４に供給する。
ている同期信号を分離して、その水平同期信号をPLL回
路５に供給する。また、上記バーストゲート回路３は、
上記入力再生映像信号に含まれているバースト信号を分
離して位相制御（APC）回路６に供給する。さらに、上
記PLL回路５は、上記同期分離回路２から供給される水
平同期信号に基づいて副搬送周波数fscの４倍の周波数4
fscを有するクロックパルスを形成して上記APC回路６に
供給する。上記APC回路６は、上記クロックパルスの位
相を上記バーストゲート回路３から供給されるバースト
信号の位相に合わせる位相制御を行い、その出力を書き
込みクロックパルスとして書き込みアドレス発生器７と
上記A/D変換器４に供給する。
そして、上記A/D変換器４において上記書き込みクロッ
クパルスにより上記入力再生映像信号をデジタル化し
て、上記書き込みアドレス発生器７において上記書き込
みクロックパルスにより形成される書き込みアドレスに
て指定されるメモリ８の記憶場所に順次に書き込む。
クパルスにより上記入力再生映像信号をデジタル化し
て、上記書き込みアドレス発生器７において上記書き込
みクロックパルスにより形成される書き込みアドレスに
て指定されるメモリ８の記憶場所に順次に書き込む。
上述のようにデジタル化した再生映像信号の書き込まれ
た上記メモリ８からは、基準クロック発生器９が出力す
る基準読み出しクロックパルスより読み出しアドレス発
生器10において形成される読み出しアドレスにて指定さ
れる記憶場所のデジタル信号が順次に読み出される。そ
して、このデジタル信号をデジタル・アナログ（D/A）
変換器11によりアナログ化して信号出力端子12から時間
軸補正処理済の再生映像信号を出力するようになってい
る。
た上記メモリ８からは、基準クロック発生器９が出力す
る基準読み出しクロックパルスより読み出しアドレス発
生器10において形成される読み出しアドレスにて指定さ
れる記憶場所のデジタル信号が順次に読み出される。そ
して、このデジタル信号をデジタル・アナログ（D/A）
変換器11によりアナログ化して信号出力端子12から時間
軸補正処理済の再生映像信号を出力するようになってい
る。
この実施例において、上記PLL回路５は、電圧制御型発
振器（VCO）21と、この電圧制御型発振器21の発振出力
を分周する分周器22と、この分周器22の出力パルスの位
相と上記同期分離回路２から供給される水平同期信号の
位相を比較する位相比較器24と、この位相比較器24の出
力に含まれる高域周波数成分の帯域制限を行うローパス
フィルタ（LPF）25と、このローパスフィルタ25を介し
て供給される上記位相比較器24の出力と後述するD/A変
換器34を介して演算処理回路32から供給される残留位相
差出力とを加算する加算器26にて構成されており、上記
電圧制御型発振器21の発振出力として4fscの周波数を有
する書き込みクロックパルスを上記位相制御回路６に供
給するとともに、上記位相比較器24にて得られる位相誤
差出力をA/D変換器31に供給するようになっている。
振器（VCO）21と、この電圧制御型発振器21の発振出力
を分周する分周器22と、この分周器22の出力パルスの位
相と上記同期分離回路２から供給される水平同期信号の
位相を比較する位相比較器24と、この位相比較器24の出
力に含まれる高域周波数成分の帯域制限を行うローパス
フィルタ（LPF）25と、このローパスフィルタ25を介し
て供給される上記位相比較器24の出力と後述するD/A変
換器34を介して演算処理回路32から供給される残留位相
差出力とを加算する加算器26にて構成されており、上記
電圧制御型発振器21の発振出力として4fscの周波数を有
する書き込みクロックパルスを上記位相制御回路６に供
給するとともに、上記位相比較器24にて得られる位相誤
差出力をA/D変換器31に供給するようになっている。
上記A/D変換器31は、上記PLL回路５を構成している位相
比較器24から出力される位相誤差出力電圧をデジタル化
して現在再生中の再生信号の位相誤差データを形成し、
この位相誤差データを演算処理回路32に供給している。
比較器24から出力される位相誤差出力電圧をデジタル化
して現在再生中の再生信号の位相誤差データを形成し、
この位相誤差データを演算処理回路32に供給している。
この演算処理回路32は、マイクロコンピュータにて第２
図のフローチャートに示すような演算処理を行うように
なっている。
図のフローチャートに示すような演算処理を行うように
なっている。
すなわち、上記演算処理回路32は、上記A/D変換器31か
ら供給される現在再生中の入力再生信号の位相誤差デー
タφnmに対応する１フレームすなわち回転ヘッド装置の
１回転前の残留位相誤差データφΣnm-1を上記メモリ33
から１水平ライン毎に読み出して、上記位相誤差データ
φnmと残留位相誤差データφΣnm-1とを一定の割合（こ
の実施例では31:32）で加算して１水平ライン毎の新た
な残留位相誤差データφΣnmを形成し、この新たな残留
位相誤差データφΣnmを上記メモリ33に書き込むととも
に、現在再生中の入力再生信号に対する時間軸補正用の
残留位相誤差データφΣn-1mを上記D/A変換器34を介し
て上記PLL回路26に設けた加算器26に供給する。
ら供給される現在再生中の入力再生信号の位相誤差デー
タφnmに対応する１フレームすなわち回転ヘッド装置の
１回転前の残留位相誤差データφΣnm-1を上記メモリ33
から１水平ライン毎に読み出して、上記位相誤差データ
φnmと残留位相誤差データφΣnm-1とを一定の割合（こ
の実施例では31:32）で加算して１水平ライン毎の新た
な残留位相誤差データφΣnmを形成し、この新たな残留
位相誤差データφΣnmを上記メモリ33に書き込むととも
に、現在再生中の入力再生信号に対する時間軸補正用の
残留位相誤差データφΣn-1mを上記D/A変換器34を介し
て上記PLL回路26に設けた加算器26に供給する。
なお、上記第２図のフローチャートに示すような演算処
理を行う演算処理回路32は、入力再生信号の位相誤差デ
ータφnmが供給される加算器36と、この加算器36の出力
データに１フレームの遅延量を与える遅延回路37および
１ラインの遅延量を与える遅延回路38と、31/32の除算
回路39にて第３図の等価回路図に示すように構成するこ
とができる。
理を行う演算処理回路32は、入力再生信号の位相誤差デ
ータφnmが供給される加算器36と、この加算器36の出力
データに１フレームの遅延量を与える遅延回路37および
１ラインの遅延量を与える遅延回路38と、31/32の除算
回路39にて第３図の等価回路図に示すように構成するこ
とができる。
上述の如き構成の実施例においては、デジタル化した再
生信号をメモリに書き込むためのクロックパルスを形成
する上記PLL回路５の位相比較器24による位相誤差出力
により電圧制御型発振器21を帰還制御して通常の時間軸
補正処理を行うとともに、上記位相比較器24による位相
誤差出力に基づいて回転ヘッド装置からの入力再生信号
のインパクトエラー等に起因する高い周波数成分を含ん
だ時間軸誤差のフレーム相関性を利用して残留位相誤差
データを演算処理回路32にて算出し、この残留位相誤差
データをアナログ化して上記PLL回路６の電圧制御型発
振器21に負帰還制御することにより、上記回転ヘッド装
置の１回転毎に定常的に発生するインパクトエラー等に
起因する高い周波数成分を含む時間軸誤差を補正を行
う。
生信号をメモリに書き込むためのクロックパルスを形成
する上記PLL回路５の位相比較器24による位相誤差出力
により電圧制御型発振器21を帰還制御して通常の時間軸
補正処理を行うとともに、上記位相比較器24による位相
誤差出力に基づいて回転ヘッド装置からの入力再生信号
のインパクトエラー等に起因する高い周波数成分を含ん
だ時間軸誤差のフレーム相関性を利用して残留位相誤差
データを演算処理回路32にて算出し、この残留位相誤差
データをアナログ化して上記PLL回路６の電圧制御型発
振器21に負帰還制御することにより、上記回転ヘッド装
置の１回転毎に定常的に発生するインパクトエラー等に
起因する高い周波数成分を含む時間軸誤差を補正を行
う。
上述の実施例の説明から明らかなように本発明に係る時
間軸補正装置では、デジタル化した再生信号をメモリに
書き込むためのクロックパルスを形成するフェーズロッ
クドループを構成する位相比較器による位相誤差出力に
基づいて、回転ヘッド装置の１回転毎に繰り返し発生さ
れる位相誤差を算出して上記フェーズロックドループを
構成する電圧制御型発振器に負帰還制することにより、
上記回転ヘッド装置の１回転毎に定常的に発生するイン
パクトエラー等に起因する高い周波数成分を含む時間軸
誤差を確実に補正することができる。
間軸補正装置では、デジタル化した再生信号をメモリに
書き込むためのクロックパルスを形成するフェーズロッ
クドループを構成する位相比較器による位相誤差出力に
基づいて、回転ヘッド装置の１回転毎に繰り返し発生さ
れる位相誤差を算出して上記フェーズロックドループを
構成する電圧制御型発振器に負帰還制することにより、
上記回転ヘッド装置の１回転毎に定常的に発生するイン
パクトエラー等に起因する高い周波数成分を含む時間軸
誤差を確実に補正することができる。
第１図は本発明に係る時間軸補正装置の一実施例を示す
ブロック図であり、第２図は上記演算処理回路の動作を
示すフローチャートであり、第３図は上記実施例におけ
る演算処理回路の構成を示す等価回路図である。 第４図は時間軸補正装置の従来例を示すブロック図であ
る。 １……信号入力端子、２……同期分離回路 ３……バーストゲート回路 4,31……A/D変換器 ５……PLL回路、６……位相制御回路 ７……書き込みアドレス発生器 8,33……メモリ ９……基準クロック発生器 10……読み出しアドレス発生器 11,34……D/A変換器 12……信号出力端子、24……位相比較器 26……加算器、21……電圧制御発振器 32……演算処理回路
ブロック図であり、第２図は上記演算処理回路の動作を
示すフローチャートであり、第３図は上記実施例におけ
る演算処理回路の構成を示す等価回路図である。 第４図は時間軸補正装置の従来例を示すブロック図であ
る。 １……信号入力端子、２……同期分離回路 ３……バーストゲート回路 4,31……A/D変換器 ５……PLL回路、６……位相制御回路 ７……書き込みアドレス発生器 8,33……メモリ ９……基準クロック発生器 10……読み出しアドレス発生器 11,34……D/A変換器 12……信号出力端子、24……位相比較器 26……加算器、21……電圧制御発振器 32……演算処理回路
Claims (1)
- 【請求項１】回転ヘッド装置により再生される再生信号
に含まれる同期信号に基づいて該再生信号の時間軸変動
分に追従したクロックパルスをフェーズロックドループ
にて形成し、上記再生信号をデジタル信号に変換して上
記クロックパルスにてメモリに書き込み、上記メモリに
書き込んだデジタル信号を基準クロックにて読み出して
時間軸誤差の補正を行う時間軸補正装置において、 上記フェーズロックドループを構成する位相比較器によ
る位相誤差出力電圧をデジタル化して現在再生中の再生
信号の位相誤差データを形成するデジタル・アナログ変
換手段と、 現在再生中の再生信号の位相誤差出力データと上記回転
ヘッド装置の１回転前の残留位相誤差データとを一定の
割合で加算して新たな残留位相誤差データを形成する演
算処理手段と、 上記演算処理手段にて形成した残留位相誤差データを記
憶するメモリと、 現在再生中の再生信号に対する残留位相誤差データを上
記メモリから読み出してアナログ制御電圧に変換するデ
ジタル・アナログ変換手段と、 上記デジタル・アナログ変換手段にて形成したアナログ
制御電圧と上記位相比較器による位相誤差出力電圧を加
算して制御電圧として上記フェーズロックドループを構
成する電圧制御型発振器に供給する加算手段とを設けた
ことを特徴とする時間軸補正装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083751A JPH06101860B2 (ja) | 1986-04-11 | 1986-04-11 | 時間軸補正装置 |
| US07/030,473 US4791498A (en) | 1986-04-11 | 1987-03-26 | Time base corrector |
| AU70759/87A AU596649B2 (en) | 1986-04-11 | 1987-03-30 | Time base corrector |
| CA000533380A CA1274910A (en) | 1986-04-11 | 1987-03-31 | Time base corrector |
| EP87303116A EP0241296B1 (en) | 1986-04-11 | 1987-04-09 | Time base corrector |
| DE8787303116T DE3779792T2 (de) | 1986-04-11 | 1987-04-09 | Zeitbasiskorrigierer. |
| AT87303116T ATE77523T1 (de) | 1986-04-11 | 1987-04-09 | Zeitbasiskorrigierer. |
| KR1019870003425A KR950005027B1 (ko) | 1986-04-11 | 1987-04-10 | 시간축 보정장치 및 그 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083751A JPH06101860B2 (ja) | 1986-04-11 | 1986-04-11 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239783A JPS62239783A (ja) | 1987-10-20 |
| JPH06101860B2 true JPH06101860B2 (ja) | 1994-12-12 |
Family
ID=13811235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61083751A Expired - Fee Related JPH06101860B2 (ja) | 1986-04-11 | 1986-04-11 | 時間軸補正装置 |
Country Status (8)
| Country | Link |
|---|---|
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| EP (1) | EP0241296B1 (ja) |
| JP (1) | JPH06101860B2 (ja) |
| KR (1) | KR950005027B1 (ja) |
| AT (1) | ATE77523T1 (ja) |
| AU (1) | AU596649B2 (ja) |
| CA (1) | CA1274910A (ja) |
| DE (1) | DE3779792T2 (ja) |
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| US5565928A (en) * | 1994-06-10 | 1996-10-15 | Thomson Consumer Electronics, Inc. | Circuit for generating a scan at a multiple of a synchronizing signal |
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| US8442177B2 (en) * | 2008-10-06 | 2013-05-14 | Mitsubishi Electric Corporation | Signal receiving apparatus and signal transmitting system |
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|---|---|---|---|---|
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| JPS5444831A (en) * | 1977-09-13 | 1979-04-09 | Nec Corp | Correcting equipment for time-axis error |
| JPS54143017A (en) * | 1978-04-28 | 1979-11-07 | Sony Corp | Time base error correction unit |
| US4373168A (en) * | 1979-03-30 | 1983-02-08 | Nippon Electric Co., Ltd. | Digital time-base corrector having a wide correction range |
| US4321619A (en) * | 1979-10-24 | 1982-03-23 | Ampex Corporation | Second order velocity error correction for time base correctors |
| US4393418A (en) * | 1980-10-14 | 1983-07-12 | Olympus Optical Company Limited | Time base error correction system |
| US4376956A (en) * | 1980-10-14 | 1983-03-15 | Rca Corporation | Video disc player having timebase correction and constant angular velocity turntable |
| JPS57160286A (en) * | 1981-03-28 | 1982-10-02 | Sony Corp | Time base correcting device |
| JPS60140993A (ja) * | 1983-12-27 | 1985-07-25 | Matsushita Electric Ind Co Ltd | 記録再生装置 |
| JPH0722401B2 (ja) * | 1984-01-31 | 1995-03-08 | ソニー株式会社 | ビデオ信号記録再生装置 |
| US4733312A (en) * | 1984-04-24 | 1988-03-22 | Matsushita Electric Industrial Co., Ltd. | Time-base corrector |
| JP2544323B2 (ja) * | 1984-05-26 | 1996-10-16 | ソニー株式会社 | 再生映像信号補正回路 |
| JPS6133575U (ja) * | 1984-07-28 | 1986-02-28 | ソニー株式会社 | クロツク形成回路 |
| JPS6145697A (ja) * | 1984-08-10 | 1986-03-05 | Sony Corp | 時間軸誤差補正装置 |
| JPS6179385A (ja) * | 1984-09-27 | 1986-04-22 | Sony Corp | 時間軸補正装置 |
| JPS6199481A (ja) * | 1984-10-20 | 1986-05-17 | Sony Corp | 自動位相制御回路 |
| JPH0712229B2 (ja) * | 1984-12-25 | 1995-02-08 | ソニー株式会社 | 時間軸補正装置 |
-
1986
- 1986-04-11 JP JP61083751A patent/JPH06101860B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-26 US US07/030,473 patent/US4791498A/en not_active Expired - Lifetime
- 1987-03-30 AU AU70759/87A patent/AU596649B2/en not_active Ceased
- 1987-03-31 CA CA000533380A patent/CA1274910A/en not_active Expired - Lifetime
- 1987-04-09 EP EP87303116A patent/EP0241296B1/en not_active Expired - Lifetime
- 1987-04-09 DE DE8787303116T patent/DE3779792T2/de not_active Expired - Fee Related
- 1987-04-09 AT AT87303116T patent/ATE77523T1/de not_active IP Right Cessation
- 1987-04-10 KR KR1019870003425A patent/KR950005027B1/ko not_active IP Right Cessation
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|---|---|
| DE3779792D1 (de) | 1992-07-23 |
| KR870010749A (ko) | 1987-11-30 |
| AU596649B2 (en) | 1990-05-10 |
| ATE77523T1 (de) | 1992-07-15 |
| AU7075987A (en) | 1987-10-15 |
| DE3779792T2 (de) | 1993-01-28 |
| JPS62239783A (ja) | 1987-10-20 |
| EP0241296A2 (en) | 1987-10-14 |
| EP0241296B1 (en) | 1992-06-17 |
| US4791498A (en) | 1988-12-13 |
| KR950005027B1 (ko) | 1995-05-17 |
| EP0241296A3 (en) | 1988-11-17 |
| CA1274910A (en) | 1990-10-02 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |