JPH0732493B2 - 速度誤差の補正装置 - Google Patents
速度誤差の補正装置Info
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- JPH0732493B2 JPH0732493B2 JP60024421A JP2442185A JPH0732493B2 JP H0732493 B2 JPH0732493 B2 JP H0732493B2 JP 60024421 A JP60024421 A JP 60024421A JP 2442185 A JP2442185 A JP 2442185A JP H0732493 B2 JPH0732493 B2 JP H0732493B2
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- signal
- output
- pass filter
- phase
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Control Of Electric Motors In General (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Analogue/Digital Conversion (AREA)
- Color Television Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、時間軸補償装置（TBC）に使用される速度
誤差の補正装置に関する。
誤差の補正装置に関する。
この発明は、速度誤差の補償装置において、1H（１水平
期間）毎に得られる速度誤差を位相量に変換し、位相量
のディジタルデータをローパスフィルタに供給すること
により、1H毎の元の速度誤差データの間のデータを補間
するようにしたものである。
期間）毎に得られる速度誤差を位相量に変換し、位相量
のディジタルデータをローパスフィルタに供給すること
により、1H毎の元の速度誤差データの間のデータを補間
するようにしたものである。
〔従来の技術〕 VTRから再生されたカラー映像信号中の時間軸変動分を
除去するためのTBCが知られている。TBCでは、カラー映
像信号中のバースト信号に同期した連続波から書き込み
クロックを形成し、この書き込みクロックにより、ディ
ジタル化されたカラー映像信号をメモリに書き込み、基
準の読み出しクロックによってメモリからディジタルカ
ラー映像信号を読み出すようにしている。
除去するためのTBCが知られている。TBCでは、カラー映
像信号中のバースト信号に同期した連続波から書き込み
クロックを形成し、この書き込みクロックにより、ディ
ジタル化されたカラー映像信号をメモリに書き込み、基
準の読み出しクロックによってメモリからディジタルカ
ラー映像信号を読み出すようにしている。
バースト信号は、1H毎にしか存在しないので、1H前のバ
ースト信号の位相と同期させられたクロックと現在のバ
ースト信号との間の位相差即ち速度誤差が発生する。第
７図を参照して、速度誤差及びその補正について説明す
る。
ースト信号の位相と同期させられたクロックと現在のバ
ースト信号との間の位相差即ち速度誤差が発生する。第
７図を参照して、速度誤差及びその補正について説明す
る。
第７図Ａは、例えばVTRから再生されたカラー映像信号
を示す。カラー映像信号は、1H毎に水平同期信号HD及び
バースト信号Sbを有している。バースト信号Sbがバース
トゲート回路により分離されてAPC回路に供給され、バ
ースト信号に同期した第７図Ｂに示すクロック信号が形
成される。このクロック信号により、カラー映像信号の
A/D変換及びメモリへの書き込みが行われる。第７図Ｃ
は、再生されたカラー映像信号に含まれる真の位相変動
分を表している。
を示す。カラー映像信号は、1H毎に水平同期信号HD及び
バースト信号Sbを有している。バースト信号Sbがバース
トゲート回路により分離されてAPC回路に供給され、バ
ースト信号に同期した第７図Ｂに示すクロック信号が形
成される。このクロック信号により、カラー映像信号の
A/D変換及びメモリへの書き込みが行われる。第７図Ｃ
は、再生されたカラー映像信号に含まれる真の位相変動
分を表している。
このように、1H前のバースト信号によりAPCがかけられ
たクロック信号と、現在の水平期間のバースト信号との
位相差即ち速度誤差は、第７図Ｄに示すように変化す
る。この速度誤差を除去するために、TBCのメモリの読
み出しクロックが速度誤差により位相変調される。
たクロック信号と、現在の水平期間のバースト信号との
位相差即ち速度誤差は、第７図Ｄに示すように変化す
る。この速度誤差を除去するために、TBCのメモリの読
み出しクロックが速度誤差により位相変調される。
従来の速度誤差の補正の一つとして、1H単位に得られる
位相誤差の値の間を直線的に補間する１次補正が知られ
ている。この１次補正は、第７図Ｅ及び第７図Ｆに示す
ように、1Hの位相変動を直線で近似する方法である。
位相誤差の値の間を直線的に補間する１次補正が知られ
ている。この１次補正は、第７図Ｅ及び第７図Ｆに示す
ように、1Hの位相変動を直線で近似する方法である。
従来の１次補正により求められた速度誤差は、直線で近
似するために、真の速度誤差の変動に充分一致しない欠
点があった。
似するために、真の速度誤差の変動に充分一致しない欠
点があった。
従って、この発明の目的は、直線近似と比してより近似
の精度を高くすることができる速度誤差の補正装置を提
供することにある。
の精度を高くすることができる速度誤差の補正装置を提
供することにある。
この発明は、速度誤差をディジタル信号に変換するA/D
変換器２と、A/D変換器２の出力信号を位相量に変換す
る手段４と、位相量のサンプリングレートを整数倍にす
るサンプリングレート変換手段５と、サンプリングレー
ト変換手段５の出力を補間するためのディジタルローパ
スフィルタ６と、ディジタルローパスフィルタの出力信
号を位相差に戻す手段７と、位相差のデータをアナログ
信号に変換するD/A変換器９とを備えた速度誤差の補正
装置である。
変換器２と、A/D変換器２の出力信号を位相量に変換す
る手段４と、位相量のサンプリングレートを整数倍にす
るサンプリングレート変換手段５と、サンプリングレー
ト変換手段５の出力を補間するためのディジタルローパ
スフィルタ６と、ディジタルローパスフィルタの出力信
号を位相差に戻す手段７と、位相差のデータをアナログ
信号に変換するD/A変換器９とを備えた速度誤差の補正
装置である。
この発明は、1H単位の位相誤差情報を水平同期周波数で
サンプリングされた速度誤差の離散的なデータと考え、
この位相誤差を位相量に変換した後、この元のサンプル
点間をディジタルローパスフィルタによって補間するも
のである。
サンプリングされた速度誤差の離散的なデータと考え、
この位相誤差を位相量に変換した後、この元のサンプル
点間をディジタルローパスフィルタによって補間するも
のである。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１で示す入力端子に位相誤差の
差分即ち速度誤差信号が供給される。APC回路で形成さ
れたクロック信号とカラー映像信号中のバースト信号と
の位相比較することにより、速度誤差が検出される。こ
の速度誤差信号がA/D変換器２に供給され、１サンプル
が８（又は９）ビットのディジタルデータに変換され
る。
する。第１図において、１で示す入力端子に位相誤差の
差分即ち速度誤差信号が供給される。APC回路で形成さ
れたクロック信号とカラー映像信号中のバースト信号と
の位相比較することにより、速度誤差が検出される。こ
の速度誤差信号がA/D変換器２に供給され、１サンプル
が８（又は９）ビットのディジタルデータに変換され
る。
A/D変換器２からの出力データがメモリ３に供給され、
速度誤差信号とTBCメモリ（図示せず）から出力される
カラー映像信号との時間関係が一致される。メモリ３か
ら出力される速度誤差信号が積分器４に供給され、位相
差が位相量に変換される。この場合、１フィールド内の
全てのデータを位相量のデータに変換するには、大きな
ダイナミックレンジが必要となるので、数サンプルづつ
の区切りで変換が行われる。
速度誤差信号とTBCメモリ（図示せず）から出力される
カラー映像信号との時間関係が一致される。メモリ３か
ら出力される速度誤差信号が積分器４に供給され、位相
差が位相量に変換される。この場合、１フィールド内の
全てのデータを位相量のデータに変換するには、大きな
ダイナミックレンジが必要となるので、数サンプルづつ
の区切りで変換が行われる。
この積分器４の出力信号が０点内挿回路５に供給され
る。０点内挿回路５によって、1H毎の離散的な速度誤差
のデータ間に（Ｋ−１）個の０点が挿入される。従っ
て、０点内挿回路５の出力信号のサンプリング周波数
は、見掛け上、Ｋ倍となる。
る。０点内挿回路５によって、1H毎の離散的な速度誤差
のデータ間に（Ｋ−１）個の０点が挿入される。従っ
て、０点内挿回路５の出力信号のサンプリング周波数
は、見掛け上、Ｋ倍となる。
０点内挿回路５の出力信号が補間用のディジタルのロー
パスフィルタ６に供給される。このローパスフィルタ６
は、内挿された（Ｋ−１）個の０データのサンプリング
位置の夫々に補間データを発生させるものである。
パスフィルタ６に供給される。このローパスフィルタ６
は、内挿された（Ｋ−１）個の０データのサンプリング
位置の夫々に補間データを発生させるものである。
ローパスフィルタ６の出力信号が微分回路７に供給され
る。この微分回路７は、位相量を位相差情報に変換す
る。微分回路７の出力信号が直線補間回路８に供給され
る。直線補間回路８によって、ローパスフィルタ６によ
って補間されたサンプル点の間が更に補間される。直線
補間回路８の出力信号がD/A変換器９に供給される。こ
のD/A変換器９の出力信号がローパスフィルタ10を介し
て出力端子11に取り出される。
る。この微分回路７は、位相量を位相差情報に変換す
る。微分回路７の出力信号が直線補間回路８に供給され
る。直線補間回路８によって、ローパスフィルタ６によ
って補間されたサンプル点の間が更に補間される。直線
補間回路８の出力信号がD/A変換器９に供給される。こ
のD/A変換器９の出力信号がローパスフィルタ10を介し
て出力端子11に取り出される。
出力端子11に取り出されたアナログの速度誤差信号がTB
Cメモリの読み出しクロックの位相変調のために使用さ
れる。
Cメモリの読み出しクロックの位相変調のために使用さ
れる。
第２図は、上述のこの発明の一実施例の構成で、A/D変
換器２の出力端子（2Aで示す）とD/A変換器９の入力端
子（9Aで示す）との間のより具体的な構成を示す。
換器２の出力端子（2Aで示す）とD/A変換器９の入力端
子（9Aで示す）との間のより具体的な構成を示す。
端子2Aには、1H遅延回路を所定個数、縦続接続したメモ
リ３が接続されている。メモリ３に接続された積分器４
は、1H遅延回路12と加算器13とにより構成されている。
この積分器４の出力に接続された０点内挿回路５は、積
分器４の出力データとゼロデータとを選択的に取り出す
２個のスイッチ回路14及び15により構成されている。こ
れらのスイッチ回路14及び15は、速度誤差のサンプルデ
ータが発生する1Hの間隔をＫ分割し、本来のデータ以外
の（Ｋ−１）個のサンプルデータとして、ゼロデータを
出力する。
リ３が接続されている。メモリ３に接続された積分器４
は、1H遅延回路12と加算器13とにより構成されている。
この積分器４の出力に接続された０点内挿回路５は、積
分器４の出力データとゼロデータとを選択的に取り出す
２個のスイッチ回路14及び15により構成されている。こ
れらのスイッチ回路14及び15は、速度誤差のサンプルデ
ータが発生する1Hの間隔をＫ分割し、本来のデータ以外
の（Ｋ−１）個のサンプルデータとして、ゼロデータを
出力する。
第３図Ａにおいて破線で示すようなもともとの位相誤差
を考えると、端子2Aに生じる速度誤差信号は、1H毎に発
生する第３図Ｂに示すサンプルデータのコード信号であ
る。この速度誤差信号が積分され、積分器４の出力に
は、位相量に変換された第３図Ｃに示す出力信号が発生
する。（Ｋ＝４）の場合では、第３図Ｄに示すように、
３個のサンプルデータとして、ゼロデータが０点内挿回
路５により挿入される。
を考えると、端子2Aに生じる速度誤差信号は、1H毎に発
生する第３図Ｂに示すサンプルデータのコード信号であ
る。この速度誤差信号が積分され、積分器４の出力に
は、位相量に変換された第３図Ｃに示す出力信号が発生
する。（Ｋ＝４）の場合では、第３図Ｄに示すように、
３個のサンプルデータとして、ゼロデータが０点内挿回
路５により挿入される。
０点内挿回路５の出力信号がトランスバーサル形のディ
ジタルローパスフィルタ６に供給される。このローパス
フィルタ６は、第４図Ａに示すように、サンプリング周
波数をfs（この例では、サンプリング周波数は、水平同
期周波数である。）とすると1/2fsでレスポンスが０と
なるcos2カーブの周波数特性を有している。この第４図
Ａに示す周波数特性から逆フーリエ変換して求めたイン
パルス応答をフィルタ係数（第４図Ｂ）として用いてい
る。
ジタルローパスフィルタ６に供給される。このローパス
フィルタ６は、第４図Ａに示すように、サンプリング周
波数をfs（この例では、サンプリング周波数は、水平同
期周波数である。）とすると1/2fsでレスポンスが０と
なるcos2カーブの周波数特性を有している。この第４図
Ａに示す周波数特性から逆フーリエ変換して求めたイン
パルス応答をフィルタ係数（第４図Ｂ）として用いてい
る。
第４図Ｂに示すフィルタ係数は、補間点数を３点とした
場合を示す。d0＝０とされ、d1,d2,d3が夫々所定の大き
さとされ、d4＝１とされている。第４図Ｃは、２サンプ
ルを用いた補間の説明に用いるものである。０点内挿回
路５の1H遅延回路12の出力にv1の大きさの信号が発生す
る時に、（v1＋v2）の大きさのデータが加算器13から発
生する。1H遅延回路12の出力信号は、０点内挿回路５の
スイッチ回路15を介してローパスフィルタ６の下側の遅
延回路の縦続接続に供給される。加算器13の出力信号
は、０点内挿回路５のスイッチ回路14を介してローパス
フィルタ６の上側の遅延回路の縦続接続に供給される。
場合を示す。d0＝０とされ、d1,d2,d3が夫々所定の大き
さとされ、d4＝１とされている。第４図Ｃは、２サンプ
ルを用いた補間の説明に用いるものである。０点内挿回
路５の1H遅延回路12の出力にv1の大きさの信号が発生す
る時に、（v1＋v2）の大きさのデータが加算器13から発
生する。1H遅延回路12の出力信号は、０点内挿回路５の
スイッチ回路15を介してローパスフィルタ６の下側の遅
延回路の縦続接続に供給される。加算器13の出力信号
は、０点内挿回路５のスイッチ回路14を介してローパス
フィルタ６の上側の遅延回路の縦続接続に供給される。
このローパスフィルタ６の各遅延回路の出力が加算器で
加算されて、所定の係数d1〜dNが加算出力に乗じられ
る。従って、サンプル点f1とf2との間の第４図Ｃにおい
て矢印で示すような補間される区間では、これらのサン
プル点f1とf2とに対するインパルス応答を重ね合わせた
応答となる。そして、次のサンプル点f1,f2,f3について
は、サンプル点f2及びf3の間の区間が補間される。
加算されて、所定の係数d1〜dNが加算出力に乗じられ
る。従って、サンプル点f1とf2との間の第４図Ｃにおい
て矢印で示すような補間される区間では、これらのサン
プル点f1とf2とに対するインパルス応答を重ね合わせた
応答となる。そして、次のサンプル点f1,f2,f3について
は、サンプル点f2及びf3の間の区間が補間される。
尚、３サンプルデータを用いた補間を行うようにしても
良い。
良い。
３点を補間するためのローパスフィルタ６の一例につい
て、第５図及び第６図を参照して説明する。第５図に示
すように、このローパスフィルタの一例は、積分器４の
加算器13から発生した信号がスイッチ回路14を介して供
給される入力端子16と、積分器４の1H遅延回路12から発
生した信号がスイッチ回路15を介して供給される入力端
子17とを有している。入力端子16には、０点内挿回路５
により、1Hの1/Kに短縮されたサンプリング周期と対応
する遅延量の遅延回路18,19,20の縦続接続が接続されて
いる。
て、第５図及び第６図を参照して説明する。第５図に示
すように、このローパスフィルタの一例は、積分器４の
加算器13から発生した信号がスイッチ回路14を介して供
給される入力端子16と、積分器４の1H遅延回路12から発
生した信号がスイッチ回路15を介して供給される入力端
子17とを有している。入力端子16には、０点内挿回路５
により、1Hの1/Kに短縮されたサンプリング周期と対応
する遅延量の遅延回路18,19,20の縦続接続が接続されて
いる。
入力端子17には、同様の遅延量を有する遅延回路21,22,
23の縦続接続が接続されている。遅延回路18及び23の出
力が加算された信号に係数d1が掛けられ、遅延回路19及
び22の出力が加算された信号に係数d2が掛けられ、遅延
回路20及び21の出力が加算された信号に係数d3が掛けら
れ、入力端子17からの信号に係数d4（＝１）が掛けられ
る。これらの係数が掛けられた信号が加算器24により加
算され、出力端子25に取り出される。
23の縦続接続が接続されている。遅延回路18及び23の出
力が加算された信号に係数d1が掛けられ、遅延回路19及
び22の出力が加算された信号に係数d2が掛けられ、遅延
回路20及び21の出力が加算された信号に係数d3が掛けら
れ、入力端子17からの信号に係数d4（＝１）が掛けられ
る。これらの係数が掛けられた信号が加算器24により加
算され、出力端子25に取り出される。
第５図Ａ〜第５図Ｄは、遅延回路18〜23の各々の出力の
所定周期づづの変化を示す。この第５図Ａ〜第５図Ｄの
夫々と第６図Ａ〜第６図DKの夫々とが対応している。最
初のタイミングで第６図Ａに示すように、入力端子16に
信号（v1＋v2）が供給され、入力端子17に信号v1が供給
される。このタイミングでは、遅延回路18〜23の夫々の
出力信号が全て０である。従って、出力端子25には、信
号v1が発生する。
所定周期づづの変化を示す。この第５図Ａ〜第５図Ｄの
夫々と第６図Ａ〜第６図DKの夫々とが対応している。最
初のタイミングで第６図Ａに示すように、入力端子16に
信号（v1＋v2）が供給され、入力端子17に信号v1が供給
される。このタイミングでは、遅延回路18〜23の夫々の
出力信号が全て０である。従って、出力端子25には、信
号v1が発生する。
次のクロックのタイミングでは、第５図Ｂに示すよう
に、遅延回路18の出力に信号（v1＋v2）が発生し、遅延
回路21の出力に信号v1が発生する。従って、この時の第
６図Ｂに示す補間出力は、 ｄ１×（ｖ１＋ｖ２）＋ｄ３×ｖ１ となる。
に、遅延回路18の出力に信号（v1＋v2）が発生し、遅延
回路21の出力に信号v1が発生する。従って、この時の第
６図Ｂに示す補間出力は、 ｄ１×（ｖ１＋ｖ２）＋ｄ３×ｖ１ となる。
次のクロックのタイミングでは、第５図Ｃに示すよう
に、遅延回路19の出力に信号（v1＋v2）が発生し、遅延
回路22の出力に信号v1が発生する。従って、この時の第
６図Ｃに示す補間出力は、 ｄ２×｛（ｖ１＋ｖ２）＋ｖ１｝ となる。
に、遅延回路19の出力に信号（v1＋v2）が発生し、遅延
回路22の出力に信号v1が発生する。従って、この時の第
６図Ｃに示す補間出力は、 ｄ２×｛（ｖ１＋ｖ２）＋ｖ１｝ となる。
次のクロックのタイミングでは、第５図Ｄに示すよう
に、遅延回路20の出力に信号（v1＋v2）が発生し、遅延
回路23の出力に信号v1が発生する。従って、この時の第
６図Ｄに示す補間出力は、 ｄ１×ｖ１＋ｄ３×（ｖ１＋ｖ２） となる。
に、遅延回路20の出力に信号（v1＋v2）が発生し、遅延
回路23の出力に信号v1が発生する。従って、この時の第
６図Ｄに示す補間出力は、 ｄ１×ｖ１＋ｄ３×（ｖ１＋ｖ２） となる。
以上の動作が繰り返して行われ、ディジタルローパスフ
ィルタ６の出力には、第３図Ｅに示すような補間された
ディジタル信号が得られる。また、ローパスフィルタ６
の出力端子に接続された微分回路７は、遅延回路27とこ
の遅延回路27の入力側のデータからその出力側のデータ
を減算する減算器26とにより構成されている。
ィルタ６の出力には、第３図Ｅに示すような補間された
ディジタル信号が得られる。また、ローパスフィルタ６
の出力端子に接続された微分回路７は、遅延回路27とこ
の遅延回路27の入力側のデータからその出力側のデータ
を減算する減算器26とにより構成されている。
この減算器26の出力に発生する位相差データが乗算器28
及び加算器30からなる直線補間回路８に供給される。こ
の乗算器28には、端子29から順に変化する係数が供給さ
れる。ローパスフィルタ６からの出力データのサンプル
同士の間隔内にＮ個のデータが含まれるように補間する
場合、乗算器28には、k/N（但し、ｋは、１クロックづ
つ、0,1,2,・・・Ｎ−１と変化するデータである。）の
係数が供給される。従って、直線補間回路８の出力は、
第３図Ｆに示すように、サンプルデータの間に大きさが
直線的に変化する補間データが内挿されたものとなる。
及び加算器30からなる直線補間回路８に供給される。こ
の乗算器28には、端子29から順に変化する係数が供給さ
れる。ローパスフィルタ６からの出力データのサンプル
同士の間隔内にＮ個のデータが含まれるように補間する
場合、乗算器28には、k/N（但し、ｋは、１クロックづ
つ、0,1,2,・・・Ｎ−１と変化するデータである。）の
係数が供給される。従って、直線補間回路８の出力は、
第３図Ｆに示すように、サンプルデータの間に大きさが
直線的に変化する補間データが内挿されたものとなる。
直線補間回路８を使用せずに、ディジタルローパスフィ
ルタ６において、細かな補間を行うこともできる。しか
し、その場合には、ディジタルローパスフィルタ６の回
路規模が大きくなる。
ルタ６において、細かな補間を行うこともできる。しか
し、その場合には、ディジタルローパスフィルタ６の回
路規模が大きくなる。
この発明に依れば、速度誤差を位相量に変換した後、デ
ィジタルローパスフィルタにより、元のサンプル点間を
補間するので、元のサンプル点間を１次補間する構成と
比して、速度誤差の補正を良好になしうる。
ィジタルローパスフィルタにより、元のサンプル点間を
補間するので、元のサンプル点間を１次補間する構成と
比して、速度誤差の補正を良好になしうる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例のより具体的なブロック図、第３図は
この発明の一実施例の動作説明に用いる略線図、第４図
は補間用のディジタルローパスフィルタの特性の説明に
用いる略線図、第５図及び第６図は補間用のディジタル
ローパスフィルタの一例の説明に用いるブロック図及び
略線図、第７図は速度誤差及び従来の速度誤差の補正の
説明に用いる略線図でる。 図面における主要な符号の説明 1:速度誤差信号の入力端子、2:A/D変換器、4:積分器、
5:0点内挿回路、6:ディジタルローパスフィルタ、7:微
分回路、8:直線補間回路。
の発明の一実施例のより具体的なブロック図、第３図は
この発明の一実施例の動作説明に用いる略線図、第４図
は補間用のディジタルローパスフィルタの特性の説明に
用いる略線図、第５図及び第６図は補間用のディジタル
ローパスフィルタの一例の説明に用いるブロック図及び
略線図、第７図は速度誤差及び従来の速度誤差の補正の
説明に用いる略線図でる。 図面における主要な符号の説明 1:速度誤差信号の入力端子、2:A/D変換器、4:積分器、
5:0点内挿回路、6:ディジタルローパスフィルタ、7:微
分回路、8:直線補間回路。
Claims (1)
- 【請求項１】カラー映像信号中の連続する第１及び第２
の水平期間の上記第１の水平期間中のバースト信号に同
期した信号と上記第２の水平期間のバースト信号との位
相を比較することにより、速度誤差を検出し、上記速度
誤差を補正する信号を形成するようにした速度誤差の補
正装置において、 上記速度誤差をディジタル信号に変換するA/D変換器
と、 上記A/D変換器の出力信号が供給され、位相差を位相量
に変換する手段と、 ０点挿入して上記位相量のサンプリングレートを整数倍
にするサンプリングレート変換手段と、 上記サンプリングレート変換手段の出力を補間するため
のディジタルローパスフィルタと、 上記ディジタルローパスフィルタの出力信号が供給さ
れ、位相量を位相差に戻す手段と、 上記位相差のデータをアナログ信号に変換するD/A変換
器とを備えた速度誤差の補正装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024421A JPH0732493B2 (ja) | 1985-02-13 | 1985-02-13 | 速度誤差の補正装置 |
| KR1019860000045A KR940000462B1 (ko) | 1985-02-13 | 1986-01-08 | 속도오차의 보정장치 |
| CA000501138A CA1307584C (en) | 1985-02-13 | 1986-02-05 | Velocity error generator with first-order interpolation |
| AU53210/86A AU587418B2 (en) | 1985-02-13 | 1986-02-05 | An apparatus for generating a velocity error signal |
| AT86101756T ATE59926T1 (de) | 1985-02-13 | 1986-02-12 | Vorrichtung zur erzeugung eines geschwindigkeitsfehlersignals. |
| EP86101756A EP0191468B1 (en) | 1985-02-13 | 1986-02-12 | An apparatus for generating a velocity error signal |
| DE8686101756T DE3676718D1 (de) | 1985-02-13 | 1986-02-12 | Vorrichtung zur erzeugung eines geschwindigkeitsfehlersignals. |
| US07/593,393 US5161032A (en) | 1985-02-13 | 1990-10-02 | Velocity error generator with first-order interpolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024421A JPH0732493B2 (ja) | 1985-02-13 | 1985-02-13 | 速度誤差の補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184993A JPS61184993A (ja) | 1986-08-18 |
| JPH0732493B2 true JPH0732493B2 (ja) | 1995-04-10 |
Family
ID=12137689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024421A Expired - Lifetime JPH0732493B2 (ja) | 1985-02-13 | 1985-02-13 | 速度誤差の補正装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5161032A (ja) |
| EP (1) | EP0191468B1 (ja) |
| JP (1) | JPH0732493B2 (ja) |
| KR (1) | KR940000462B1 (ja) |
| AT (1) | ATE59926T1 (ja) |
| AU (1) | AU587418B2 (ja) |
| CA (1) | CA1307584C (ja) |
| DE (1) | DE3676718D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548210B2 (ja) * | 1987-07-21 | 1996-10-30 | 松下電器産業株式会社 | 時間軸補正装置 |
| US5335077A (en) * | 1991-07-03 | 1994-08-02 | Shinichi Yamashita | Time base correcting device |
| JPH05168041A (ja) * | 1991-12-16 | 1993-07-02 | Sony Corp | 映像信号記録装置 |
| US20050143981A1 (en) * | 2000-06-06 | 2005-06-30 | Yukio Koyanagi | Compressing method and apparatus, expanding method and apparatus, compression and expansion system, recorded medium, program |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3860952B2 (en) * | 1973-07-23 | 1996-05-07 | Harris Corp | Video time base corrector |
| US4081826A (en) * | 1975-05-15 | 1978-03-28 | Sony Corporation | Video time base corrector |
| JPS53148317A (en) * | 1977-05-31 | 1978-12-23 | Sony Corp | Error correction unit for time axis |
| JPS5951779B2 (ja) * | 1978-06-01 | 1984-12-15 | 日本放送協会 | デイジタル・アナログ変換方式 |
| JPS556902A (en) * | 1978-06-30 | 1980-01-18 | Nippon Hoso Kyokai <Nhk> | Magnetic picture recorder/reproducer |
| US4321619A (en) * | 1979-10-24 | 1982-03-23 | Ampex Corporation | Second order velocity error correction for time base correctors |
| JPS5687926A (en) * | 1979-12-18 | 1981-07-17 | Matsushita Electric Ind Co Ltd | Digital signal processor |
| JPS56105311A (en) * | 1980-01-28 | 1981-08-21 | Hitachi Ltd | Pcm recording and reproducing device |
| JPS56131272A (en) * | 1980-03-18 | 1981-10-14 | Sony Corp | Time-axis correcting device |
| JPS57106285A (en) * | 1980-12-22 | 1982-07-02 | Sony Corp | Time base collector |
| JPS58220586A (ja) * | 1982-06-17 | 1983-12-22 | Sony Corp | Ａ／ｄ変換回路 |
| JP2544323B2 (ja) * | 1984-05-26 | 1996-10-16 | ソニー株式会社 | 再生映像信号補正回路 |
| JPS6199481A (ja) * | 1984-10-20 | 1986-05-17 | Sony Corp | 自動位相制御回路 |
| JPH0789669B2 (ja) * | 1986-01-21 | 1995-09-27 | ソニー株式会社 | サンプリング信号位相補正装置 |
-
1985
- 1985-02-13 JP JP60024421A patent/JPH0732493B2/ja not_active Expired - Lifetime
-
1986
- 1986-01-08 KR KR1019860000045A patent/KR940000462B1/ko not_active IP Right Cessation
- 1986-02-05 AU AU53210/86A patent/AU587418B2/en not_active Ceased
- 1986-02-05 CA CA000501138A patent/CA1307584C/en not_active Expired - Lifetime
- 1986-02-12 AT AT86101756T patent/ATE59926T1/de not_active IP Right Cessation
- 1986-02-12 DE DE8686101756T patent/DE3676718D1/de not_active Expired - Lifetime
- 1986-02-12 EP EP86101756A patent/EP0191468B1/en not_active Expired - Lifetime
-
1990
- 1990-10-02 US US07/593,393 patent/US5161032A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0191468A3 (en) | 1988-02-03 |
| DE3676718D1 (de) | 1991-02-14 |
| CA1307584C (en) | 1992-09-15 |
| US5161032A (en) | 1992-11-03 |
| EP0191468B1 (en) | 1991-01-09 |
| KR860006899A (ko) | 1986-09-15 |
| JPS61184993A (ja) | 1986-08-18 |
| KR940000462B1 (ko) | 1994-01-21 |
| ATE59926T1 (de) | 1991-01-15 |
| EP0191468A2 (en) | 1986-08-20 |
| AU587418B2 (en) | 1989-08-17 |
| AU5321086A (en) | 1986-08-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
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