JP2882433B2 - 映像信号時間軸補正回路 - Google Patents
映像信号時間軸補正回路Info
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- JP2882433B2 JP2882433B2 JP4105708A JP10570892A JP2882433B2 JP 2882433 B2 JP2882433 B2 JP 2882433B2 JP 4105708 A JP4105708 A JP 4105708A JP 10570892 A JP10570892 A JP 10570892A JP 2882433 B2 JP2882433 B2 JP 2882433B2
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- G11B20/02—Analogue recording or reproducing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
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- Multimedia (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、映像信号時間軸補正回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】一般的に、映像信号磁気記録再生装置
（以下「ＶＴＲ」と略す）より出力される再生映像信号
は、回転ドラムの回転むら等に起因するジッターによっ
て時間軸変動を有する信号である。
（以下「ＶＴＲ」と略す）より出力される再生映像信号
は、回転ドラムの回転むら等に起因するジッターによっ
て時間軸変動を有する信号である。
【０００３】従来より、この時間軸変動を補正するた
め、再生映像信号に同期した書き込みクロック信号を用
いてメモリに再生映像信号を書き込み、固定の読み出し
クロック信号を用いてメモリより再生映像信号を読み出
す時間軸補正回路（以下「ＴＢＣ」と略す）が知られて
いる。そして、このメモリの構成は書き込みタイミング
と読み出しタイミングとが時間的に最も離れるいわゆる
リング形式で構成されている。
め、再生映像信号に同期した書き込みクロック信号を用
いてメモリに再生映像信号を書き込み、固定の読み出し
クロック信号を用いてメモリより再生映像信号を読み出
す時間軸補正回路（以下「ＴＢＣ」と略す）が知られて
いる。そして、このメモリの構成は書き込みタイミング
と読み出しタイミングとが時間的に最も離れるいわゆる
リング形式で構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、書き込
みクロック信号の周波数が読み出しクロック信号の周波
数より高い場合、書き込みタイミングが読み出しタイミ
ングを追い越す虞がある。また、読み出しクロック信号
の周波数が書き込みクロック信号の周波数より高い場
合、読み出しタイミングが書き込みタイミングを追い越
す虞がある。この際、メモリの読み書きが逆転するが、
以下、前者を第１のメモリ追い越し、後者を第２のメモ
リ追い越しといい、両者を総称してメモリ追い越しとい
うこととする。
みクロック信号の周波数が読み出しクロック信号の周波
数より高い場合、書き込みタイミングが読み出しタイミ
ングを追い越す虞がある。また、読み出しクロック信号
の周波数が書き込みクロック信号の周波数より高い場
合、読み出しタイミングが書き込みタイミングを追い越
す虞がある。この際、メモリの読み書きが逆転するが、
以下、前者を第１のメモリ追い越し、後者を第２のメモ
リ追い越しといい、両者を総称してメモリ追い越しとい
うこととする。
【０００５】これを図１１を用いて詳述するに、同図
（Ａ）は通常の書き込みタイミングと読み出しタイミン
グとの関係を図示したものであり、書き込みタイミング
Ｗと読み出しタイミングＲとは時間的に最も離れた位置
にある。尚、書き込みクロック信号はジッターを有する
信号であるため、書き込みタイミングＷはＷＷの期間中
を変動するものとなるが、読み出しタイミングＲと時間
的に十分離れているため問題はない。
（Ａ）は通常の書き込みタイミングと読み出しタイミン
グとの関係を図示したものであり、書き込みタイミング
Ｗと読み出しタイミングＲとは時間的に最も離れた位置
にある。尚、書き込みクロック信号はジッターを有する
信号であるため、書き込みタイミングＷはＷＷの期間中
を変動するものとなるが、読み出しタイミングＲと時間
的に十分離れているため問題はない。
【０００６】一方、同図（Ｂ）は書き込みタイミングが
読み出しタイミングを追い越す様子を図示したものであ
り（第１のメモリ追い越し）、書き込みクロック信号の
周波数が読み出しクロック信号の周波数より高いため、
次第に書き込みタイミングＷ１が読み出しタイミングＲ
１に接近し、最終的には図示する如く書き込みタイミン
グＷ２が読み出しタイミングＲ２を追い越すこととな
る。その結果、いまだ読み出されていないメモリ領域に
再生映像信号を書き込むため、上記メモリ領域に相当す
る再生映像信号が欠落し、１フィールド期間中の水平ラ
イン数が減少する。
読み出しタイミングを追い越す様子を図示したものであ
り（第１のメモリ追い越し）、書き込みクロック信号の
周波数が読み出しクロック信号の周波数より高いため、
次第に書き込みタイミングＷ１が読み出しタイミングＲ
１に接近し、最終的には図示する如く書き込みタイミン
グＷ２が読み出しタイミングＲ２を追い越すこととな
る。その結果、いまだ読み出されていないメモリ領域に
再生映像信号を書き込むため、上記メモリ領域に相当す
る再生映像信号が欠落し、１フィールド期間中の水平ラ
イン数が減少する。
【０００７】また、同図（Ｃ）は読み出しタイミングが
書き込みタイミングを追い越す様子を図示したものであ
り（第２のメモリ追い越し）、読み出しクロック信号の
周波数が書き込みクロック信号の周波数より高いため、
次第に読み出しタイミングＲ３が書き込みタイミングＷ
３に接近し、最終的には図示する如く読み出しタイミン
グＲ４が書き込みタイミングＷ４を追い越すこととな
る。その結果、既に読み出しを終えたメモリ領域を再び
読み出すこととなるので、１フィールド期間中の水平ラ
イン数が増加する。
書き込みタイミングを追い越す様子を図示したものであ
り（第２のメモリ追い越し）、読み出しクロック信号の
周波数が書き込みクロック信号の周波数より高いため、
次第に読み出しタイミングＲ３が書き込みタイミングＷ
３に接近し、最終的には図示する如く読み出しタイミン
グＲ４が書き込みタイミングＷ４を追い越すこととな
る。その結果、既に読み出しを終えたメモリ領域を再び
読み出すこととなるので、１フィールド期間中の水平ラ
イン数が増加する。
【０００８】このようしてに、１フィールド期間中の水
平ライン数の増減が生ずると、図１２に図示する如くい
わゆる「Ｖがた」が発生する。即ち、メモリ追い越しが
発生した時から次ぎの垂直同期信号までの期間、ＴＶ画
面上での垂直同期が乱れ、著しい画質の劣化を招来す
る。
平ライン数の増減が生ずると、図１２に図示する如くい
わゆる「Ｖがた」が発生する。即ち、メモリ追い越しが
発生した時から次ぎの垂直同期信号までの期間、ＴＶ画
面上での垂直同期が乱れ、著しい画質の劣化を招来す
る。
【０００９】
【課題を解決するための手段】本発明は上記問題点を解
決するため以下の構成を提供する。
決するため以下の構成を提供する。
【００１０】映像信号の時間軸を補正する映像信号時間
軸補正回路において、該映像信号に同期した書き込みク
ロック信号を用いて該映像信号を所定の書き込みタイミ
ングでラインメモリ手段に書き込む書き込み手段と、固
定の読み出しクロック信号を用いて時間軸補正された該
映像信号を所定の読み出しタイミングで該ラインメモリ
手段より読み出す読み出し手段と、該書き込みタイミン
グと該読み出しタイミングとの時間差に基づいて、読み
出し手段より読み出される該映像信号の相関性を維持し
つつ、該読み出しタイミングを変更するメモリジャンプ
手段とを有することを特徴とする映像信号時間軸補正回
路。
軸補正回路において、該映像信号に同期した書き込みク
ロック信号を用いて該映像信号を所定の書き込みタイミ
ングでラインメモリ手段に書き込む書き込み手段と、固
定の読み出しクロック信号を用いて時間軸補正された該
映像信号を所定の読み出しタイミングで該ラインメモリ
手段より読み出す読み出し手段と、該書き込みタイミン
グと該読み出しタイミングとの時間差に基づいて、読み
出し手段より読み出される該映像信号の相関性を維持し
つつ、該読み出しタイミングを変更するメモリジャンプ
手段とを有することを特徴とする映像信号時間軸補正回
路。
【００１１】映像信号の時間軸を補正する映像信号時間
軸補正回路において、該映像信号に同期した書き込みク
ロック信号を用いて該映像信号を所定の書き込みタイミ
ングでメモリ手段に書き込む書き込み手段と、固定の読
み出しクロック信号を用いて時間軸補正された該映像信
号を所定の読み出しタイミングで該メモリ手段より読み
出す読み出し手段と、該書き込みタイミングと該読み出
しタイミングとの時間差に基づいて時間軸補正された該
映像信号に係る垂直同期信号前の所定の期間中にメモリ
ジャンプを発生せしめるメモリジャンプ手段とを有する
ことを特徴とする映像信号時間軸補正回路。
軸補正回路において、該映像信号に同期した書き込みク
ロック信号を用いて該映像信号を所定の書き込みタイミ
ングでメモリ手段に書き込む書き込み手段と、固定の読
み出しクロック信号を用いて時間軸補正された該映像信
号を所定の読み出しタイミングで該メモリ手段より読み
出す読み出し手段と、該書き込みタイミングと該読み出
しタイミングとの時間差に基づいて時間軸補正された該
映像信号に係る垂直同期信号前の所定の期間中にメモリ
ジャンプを発生せしめるメモリジャンプ手段とを有する
ことを特徴とする映像信号時間軸補正回路。
【００１２】映像信号の時間軸を補正する映像信号時間
軸補正回路において、該映像信号に同期した書き込みク
ロック信号を用いて該映像信号を所定の書き込みタイミ
ングでメモリ手段に書き込む書き込み手段と、固定の読
み出しクロック信号を用いて時間軸補正された該映像信
号を所定の読み出しタイミングで該メモリ手段より読み
出す読み出し手段と、該書き込みタイミングと該読み出
しタイミングとの時間差に基づいて、読み出し手段より
読み出される該映像信号の相関性を維持しつつ、該読み
出しタイミングを変更するメモリジャンプ手段とを有す
る映像信号時間軸補正回路であって、上記メモリジャン
プ手段で発生せしめるメモリジャンプの情報に対応して
ライン数を増減した同期信号を発生する同期信号発生手
段と、該同期信号を上記時間軸補正きれた映像信号に係
る同期信号と置換する同期信号置換手段とを有すること
を特徴とする映像信号時間軸補正回路。
軸補正回路において、該映像信号に同期した書き込みク
ロック信号を用いて該映像信号を所定の書き込みタイミ
ングでメモリ手段に書き込む書き込み手段と、固定の読
み出しクロック信号を用いて時間軸補正された該映像信
号を所定の読み出しタイミングで該メモリ手段より読み
出す読み出し手段と、該書き込みタイミングと該読み出
しタイミングとの時間差に基づいて、読み出し手段より
読み出される該映像信号の相関性を維持しつつ、該読み
出しタイミングを変更するメモリジャンプ手段とを有す
る映像信号時間軸補正回路であって、上記メモリジャン
プ手段で発生せしめるメモリジャンプの情報に対応して
ライン数を増減した同期信号を発生する同期信号発生手
段と、該同期信号を上記時間軸補正きれた映像信号に係
る同期信号と置換する同期信号置換手段とを有すること
を特徴とする映像信号時間軸補正回路。
【００１３】
【実施例】図１は本発明に係るＴＢＣの一実施例の主要
部を説明するためのブロック図、図２は通常の動作にお
けるのＴＢＣのタイミングチャート、図３はジャンプ制
御回路の動作を説明するための図、図４はメモリジャン
プが発生する際のＴＢＣのタイミングチャート、図５，
６は他のメモリジャンプ手段の主要部を説明するための
ブロック図、図７は図６を説明するためのタイミングチ
ャート、図８は同期信号発生回路の主要部を説明するた
めのブロック図、図９は通常の同期信号発生回路のタイ
ミングチャート、図１０はメモリジャンプが発生する際
の同期信号発生回路のタイミングチャートである。以下
図面を参照しつつ実施例を説明する。
部を説明するためのブロック図、図２は通常の動作にお
けるのＴＢＣのタイミングチャート、図３はジャンプ制
御回路の動作を説明するための図、図４はメモリジャン
プが発生する際のＴＢＣのタイミングチャート、図５，
６は他のメモリジャンプ手段の主要部を説明するための
ブロック図、図７は図６を説明するためのタイミングチ
ャート、図８は同期信号発生回路の主要部を説明するた
めのブロック図、図９は通常の同期信号発生回路のタイ
ミングチャート、図１０はメモリジャンプが発生する際
の同期信号発生回路のタイミングチャートである。以下
図面を参照しつつ実施例を説明する。
【００１４】本実施例の概要は、読み出しタイミングと
書き込みタイミングとが接近しメモリ追い越しが発生す
る確率が高い場合に、現在読み出されている再生映像信
号と相関性のある再生映像信号が格納されているメモリ
領域を読み出すため、読み出しタイミングを変更するメ
モリジャンプを行うものである。更に、メモリジャンプ
を垂直同期信号の手前で発生させることによりＶがたを
改善すると共に、メモリジャンプの発生情報を同期信号
発生回路１０（ＳＳＧ）に供給し、水平ライン数の増減
に合わせて同期信号を発生せしめるものである。以下、
詳述する。
書き込みタイミングとが接近しメモリ追い越しが発生す
る確率が高い場合に、現在読み出されている再生映像信
号と相関性のある再生映像信号が格納されているメモリ
領域を読み出すため、読み出しタイミングを変更するメ
モリジャンプを行うものである。更に、メモリジャンプ
を垂直同期信号の手前で発生させることによりＶがたを
改善すると共に、メモリジャンプの発生情報を同期信号
発生回路１０（ＳＳＧ）に供給し、水平ライン数の増減
に合わせて同期信号を発生せしめるものである。以下、
詳述する。
【００１５】図１において、再生映像信号１ａがＡ／Ｄ
変換を施すＡ／Ｄ変換器１を介して１水平ライン分の容
量を持つ第１〜第４のメモリ２〜５（Ａ〜Ｄ）にそれぞ
れ供給される。そして、リング形式で構成されている第
１〜第４のメモリ２〜５は、メモリ制御回路６によって
制御され、再生映像信号１ａより分離された水平同期信
号６ａからメモリ制御回路６中の図示せぬＰＬＬ回路に
て生成された書き込みクロック信号ＷＣＫを用いて再生
映像信号１ａが書き込まれ、メモリ制御回路６中の図示
せぬ読み出しクロック発生回路より供給される読み出し
クロック信号ＲＣＫを用いて読み出される。
変換を施すＡ／Ｄ変換器１を介して１水平ライン分の容
量を持つ第１〜第４のメモリ２〜５（Ａ〜Ｄ）にそれぞ
れ供給される。そして、リング形式で構成されている第
１〜第４のメモリ２〜５は、メモリ制御回路６によって
制御され、再生映像信号１ａより分離された水平同期信
号６ａからメモリ制御回路６中の図示せぬＰＬＬ回路に
て生成された書き込みクロック信号ＷＣＫを用いて再生
映像信号１ａが書き込まれ、メモリ制御回路６中の図示
せぬ読み出しクロック発生回路より供給される読み出し
クロック信号ＲＣＫを用いて読み出される。
【００１６】そして、この読み出された信号がＤ／Ａ変
換を施すＤ／Ａ変換器８を介して同期信号置換回路１１
の一方の入力に供給される。また、この他方の入力には
水平同期信号発生回路１０から同期信号１０ａが供給さ
れ、ここで、Ｄ／Ａ変換器８からの出力信号８ａに係る
同期信号を同期信号１０ａに置換して得た出力映像信号
１１ａを図示せぬ伝送路に供給する。尚、後述するメモ
リジャンプ手段７はメモリジャンプを垂直同期信号の手
前で発生させる役割を担うものである。また、論理和回
路９は後述する同期信号発生回路１０中の水平カウンタ
回路１０１にリセット信号を供給する役割を担うもので
ある。
換を施すＤ／Ａ変換器８を介して同期信号置換回路１１
の一方の入力に供給される。また、この他方の入力には
水平同期信号発生回路１０から同期信号１０ａが供給さ
れ、ここで、Ｄ／Ａ変換器８からの出力信号８ａに係る
同期信号を同期信号１０ａに置換して得た出力映像信号
１１ａを図示せぬ伝送路に供給する。尚、後述するメモ
リジャンプ手段７はメモリジャンプを垂直同期信号の手
前で発生させる役割を担うものである。また、論理和回
路９は後述する同期信号発生回路１０中の水平カウンタ
回路１０１にリセット信号を供給する役割を担うもので
ある。
【００１７】ここで、通常の動作を図２に図示するタイ
ミングチャートを用いて説明するに、同図（Ａ），
（Ｃ），（Ｅ），（Ｇ）は第１〜第４のメモリ２〜５に
供給されるライトイネーブル信号ＡＷＥ〜ＤＷＥであっ
て、これらの信号がハイレベルの期間中、第１〜第４の
メモリ２〜５が夫々書き込み可能となる。また、同図
（Ｂ），（Ｄ），（Ｆ），（Ｈ）はライトリセット信号
ＡＷＲ〜ＤＷＲであって、ライトイネーブル信号ＡＷＥ
〜ＤＷＥの立ち上がりエッジに同期して夫々立ち上が
り、短期間ハイレベルを維持した後ローレベルとなる信
号で、その立ち上がりエッジで第１〜第４のメモリ２〜
５の書き込みアドレスが初期状態にリセットされる。こ
のようにして、第１のメモリ２から第４のメモリ５まで
順次書き込みを行い、これを繰り返すよう構成されてい
る。
ミングチャートを用いて説明するに、同図（Ａ），
（Ｃ），（Ｅ），（Ｇ）は第１〜第４のメモリ２〜５に
供給されるライトイネーブル信号ＡＷＥ〜ＤＷＥであっ
て、これらの信号がハイレベルの期間中、第１〜第４の
メモリ２〜５が夫々書き込み可能となる。また、同図
（Ｂ），（Ｄ），（Ｆ），（Ｈ）はライトリセット信号
ＡＷＲ〜ＤＷＲであって、ライトイネーブル信号ＡＷＥ
〜ＤＷＥの立ち上がりエッジに同期して夫々立ち上が
り、短期間ハイレベルを維持した後ローレベルとなる信
号で、その立ち上がりエッジで第１〜第４のメモリ２〜
５の書き込みアドレスが初期状態にリセットされる。こ
のようにして、第１のメモリ２から第４のメモリ５まで
順次書き込みを行い、これを繰り返すよう構成されてい
る。
【００１８】一方、同図（Ｉ），（Ｋ），（Ｍ），
（Ｏ）は第１〜第４のメモリ２〜５に供給されるリード
イネーブル信号ＡＲＥ〜ＤＲＥであって、これらの信号
がハイレベルの期間中、第１〜第４のメモリ２〜５が夫
々読み出し可能となる。また、同図（Ｊ），（Ｌ），
（Ｎ），（Ｐ）はリードリセット信号ＡＲＲ〜ＤＲＲで
あって、リードイネーブル信号ＡＲＥ〜ＤＲＥの立ち上
がりエッジに同期して夫々立ち上がり、短期間ハイレベ
ルを維持した後ローレベルとなる信号で、その立ち上が
りエッジで第１〜第４のメモリ２〜５の読み出しアドレ
スが初期状態にリセットされる。このようにして、第１
のメモリ２から第４のメモリ５まで順次読み出しを行
い、これを繰り返すよう構成されている。
（Ｏ）は第１〜第４のメモリ２〜５に供給されるリード
イネーブル信号ＡＲＥ〜ＤＲＥであって、これらの信号
がハイレベルの期間中、第１〜第４のメモリ２〜５が夫
々読み出し可能となる。また、同図（Ｊ），（Ｌ），
（Ｎ），（Ｐ）はリードリセット信号ＡＲＲ〜ＤＲＲで
あって、リードイネーブル信号ＡＲＥ〜ＤＲＥの立ち上
がりエッジに同期して夫々立ち上がり、短期間ハイレベ
ルを維持した後ローレベルとなる信号で、その立ち上が
りエッジで第１〜第４のメモリ２〜５の読み出しアドレ
スが初期状態にリセットされる。このようにして、第１
のメモリ２から第４のメモリ５まで順次読み出しを行
い、これを繰り返すよう構成されている。
【００１９】そして、書き込みと読み出しとの関係は、
例えば、同図（Ａ），（Ｍ）に図示する如く、第１のメ
モリ２の書き込み開始タイミングと第３のメモリ４の読
み出し開始タイミングとが一致しており、メモリ２個分
の容量に相当する時間だけ読み書きのタイミングに余裕
がある。
例えば、同図（Ａ），（Ｍ）に図示する如く、第１のメ
モリ２の書き込み開始タイミングと第３のメモリ４の読
み出し開始タイミングとが一致しており、メモリ２個分
の容量に相当する時間だけ読み書きのタイミングに余裕
がある。
【００２０】しかし、前述したメモリジャンプが発生し
た場合、Ｖがたが発生する。そこで、垂直同期信号の手
前でメモリジャンプを発生し易くするのがメモリジャン
プ手段７である。
た場合、Ｖがたが発生する。そこで、垂直同期信号の手
前でメモリジャンプを発生し易くするのがメモリジャン
プ手段７である。
【００２１】このメモリジャンプ手段７について説明す
るに、第１，第２のカウンタ回路７１，７２にて、書き
込み，読み出しクロック信号ＷＣＫ，ＲＣＫをカウント
して得た書き込み，読み出しアドレスＷＡ，ＲＡを夫々
判別回路７３に供給する。そして、判別回路７３にて書
き込みアドレスＷＡから読み出しアドレスＲＡを減算し
て得た判別信号７３ａをジャンプ制御回路７４に供給す
る。このジャンプ制御回路７４にて、判別信号７３ａと
垂直同期信号７４ｃの関係から第１，第２のメモリジャ
ンプを行うか否かを決定する。
るに、第１，第２のカウンタ回路７１，７２にて、書き
込み，読み出しクロック信号ＷＣＫ，ＲＣＫをカウント
して得た書き込み，読み出しアドレスＷＡ，ＲＡを夫々
判別回路７３に供給する。そして、判別回路７３にて書
き込みアドレスＷＡから読み出しアドレスＲＡを減算し
て得た判別信号７３ａをジャンプ制御回路７４に供給す
る。このジャンプ制御回路７４にて、判別信号７３ａと
垂直同期信号７４ｃの関係から第１，第２のメモリジャ
ンプを行うか否かを決定する。
【００２２】かかる決定動作について図３を用いて説明
するに、斜線を施した部分がメモリジャンプを行う部分
であり、同図中“Ｖ”の期間は垂直同期信号の期間であ
り、“Ｙ”の期間はＴＶ画面上見えない絵柄期間であ
り、“Ｘ”はその他の絵柄期間である。そして、同図中
“ＪＡ”の領域は、書き込みアドレスＷＡが読み出しア
ドレスＲＡより大きく且つ両者が接近しており、第１の
メモリ追い越しが発生する可能性が高い領域であるの
で、強制的に読み出しタイミングをずらすよう第１のメ
モリジャンプ制御信号７４ａを出力する。また、同図中
“ＪＢ”の領域は、読み出しアドレスＷＡが書き込みア
ドレスＲＡより大きく且つ両者が接近しており、第２の
メモリ追い越しが発生する可能性が高い領域であるの
で、強制的に読み出しタイミングをずらすよう第２のメ
モリジャンプ制御信号７４ｂを出力する。そして、図示
する如く、“Ｙ”の期間中にメモリジャンプを発生させ
る閾値を大きくし、メモリジャンプを発生する可能性を
高めているのは、この期間中にＶがたが発生したとして
もＴＶ画面上になんら影響を与えないからである。ま
た、期間Ｖ中に閾値を大きくしなかったのは、この期間
中にメモリジャンプが発生すると垂直同期信号が乱れる
ため、ＴＶの種類によっては垂直同期が乱れる可能性が
あるからである。尚、垂直ブランキング期間の終了で垂
直同期をとるＴＶを対象とする場合は、期間Ｖ中で上記
閾値を大きくしても良いことは勿論である。
するに、斜線を施した部分がメモリジャンプを行う部分
であり、同図中“Ｖ”の期間は垂直同期信号の期間であ
り、“Ｙ”の期間はＴＶ画面上見えない絵柄期間であ
り、“Ｘ”はその他の絵柄期間である。そして、同図中
“ＪＡ”の領域は、書き込みアドレスＷＡが読み出しア
ドレスＲＡより大きく且つ両者が接近しており、第１の
メモリ追い越しが発生する可能性が高い領域であるの
で、強制的に読み出しタイミングをずらすよう第１のメ
モリジャンプ制御信号７４ａを出力する。また、同図中
“ＪＢ”の領域は、読み出しアドレスＷＡが書き込みア
ドレスＲＡより大きく且つ両者が接近しており、第２の
メモリ追い越しが発生する可能性が高い領域であるの
で、強制的に読み出しタイミングをずらすよう第２のメ
モリジャンプ制御信号７４ｂを出力する。そして、図示
する如く、“Ｙ”の期間中にメモリジャンプを発生させ
る閾値を大きくし、メモリジャンプを発生する可能性を
高めているのは、この期間中にＶがたが発生したとして
もＴＶ画面上になんら影響を与えないからである。ま
た、期間Ｖ中に閾値を大きくしなかったのは、この期間
中にメモリジャンプが発生すると垂直同期信号が乱れる
ため、ＴＶの種類によっては垂直同期が乱れる可能性が
あるからである。尚、垂直ブランキング期間の終了で垂
直同期をとるＴＶを対象とする場合は、期間Ｖ中で上記
閾値を大きくしても良いことは勿論である。
【００２３】そして、第１，第２のメモリジャンプ制御
信号７４ａ，７４ｂはメモリ制御回路６に供給され、こ
こでメモリジャンプが実行される。第１，第２のメモリ
ジャンプ制御信号７３ａ，７４ａが有効な場合について
図４，５を用いて説明するに、両図中（Ａ）〜（Ｄ）は
ライトイネーブル信号ＡＷＥ〜ＤＷＥであり、また、両
図中（Ｅ）〜（Ｈ）はリードイネーブル信号ＡＲＥ〜Ｄ
ＲＥである。
信号７４ａ，７４ｂはメモリ制御回路６に供給され、こ
こでメモリジャンプが実行される。第１，第２のメモリ
ジャンプ制御信号７３ａ，７４ａが有効な場合について
図４，５を用いて説明するに、両図中（Ａ）〜（Ｄ）は
ライトイネーブル信号ＡＷＥ〜ＤＷＥであり、また、両
図中（Ｅ）〜（Ｈ）はリードイネーブル信号ＡＲＥ〜Ｄ
ＲＥである。
【００２４】そして、書き込みタイミングが読み出しタ
イミングを追い越す可能性が高い場合は、図４に図示す
る如く、ライトイネーブル信号ＡＷＥの立ち下がりエッ
ジからリードイネーブル信号ＡＲＥの立ち下がりエッジ
までの時間Ｔ１が接近する。この際、書き込みアドレス
と読み出しアドレスとが接近し、これがメモリジャンプ
手段７で検出され、第１のメモリジャンプ制御信号７３
ａが有効となり、同図（Ｆ）に図示する如くリードイネ
ーブル信号ＢＲＥがハイレベルの期間が通常の２倍とな
り、繰り返して第２のメモリ３を読み出している。従っ
て、水平ライン数が「１」増加する。このメモリジャン
プをＡジャンプと呼ぶこととする。
イミングを追い越す可能性が高い場合は、図４に図示す
る如く、ライトイネーブル信号ＡＷＥの立ち下がりエッ
ジからリードイネーブル信号ＡＲＥの立ち下がりエッジ
までの時間Ｔ１が接近する。この際、書き込みアドレス
と読み出しアドレスとが接近し、これがメモリジャンプ
手段７で検出され、第１のメモリジャンプ制御信号７３
ａが有効となり、同図（Ｆ）に図示する如くリードイネ
ーブル信号ＢＲＥがハイレベルの期間が通常の２倍とな
り、繰り返して第２のメモリ３を読み出している。従っ
て、水平ライン数が「１」増加する。このメモリジャン
プをＡジャンプと呼ぶこととする。
【００２５】一方、読み出しタイミングが書き込みタイ
ミングを追い越す可能性が高い場合は、図５に図示する
如く、リードイネーブル信号ＡＲＥの立ち下がりエッジ
からライトイネーブル信号ＢＷＥの立ち上りエッジまで
の時間Ｔ２が接近する。この際、書き込みアドレスと読
み出しアドレスとが接近し、これがメモリジャンプ手段
７で検出され、第２のメモリジャンプ制御信号７４ａが
有効となり、同図（Ｆ），（Ｇ），（Ｈ）に図示する如
くリードイネーブル信号ＣＲＥがハイレベルの期間が１
回とばされる。即ち、第２のメモリ３を読み出した後、
第３のメモリ４を読み出すこと無く第４のメモリ５を読
み出している。従って、水平ライン数が「１」減少す
る。このメモリジャンプをＢジャンプと呼ぶこととす
る。
ミングを追い越す可能性が高い場合は、図５に図示する
如く、リードイネーブル信号ＡＲＥの立ち下がりエッジ
からライトイネーブル信号ＢＷＥの立ち上りエッジまで
の時間Ｔ２が接近する。この際、書き込みアドレスと読
み出しアドレスとが接近し、これがメモリジャンプ手段
７で検出され、第２のメモリジャンプ制御信号７４ａが
有効となり、同図（Ｆ），（Ｇ），（Ｈ）に図示する如
くリードイネーブル信号ＣＲＥがハイレベルの期間が１
回とばされる。即ち、第２のメモリ３を読み出した後、
第３のメモリ４を読み出すこと無く第４のメモリ５を読
み出している。従って、水平ライン数が「１」減少す
る。このメモリジャンプをＢジャンプと呼ぶこととす
る。
【００２６】このようにして、メモリジャンプが行われ
るが、垂直同期信号の手前の期間Ｙで検出の閾値を大き
くするので、ＶがたをＴＶ画面上見えなくすることがで
きる。
るが、垂直同期信号の手前の期間Ｙで検出の閾値を大き
くするので、ＶがたをＴＶ画面上見えなくすることがで
きる。
【００２７】さてここで、メモリジャンプ制御手段７を
簡易に構成した一例を図６及び、そのタイミングチャー
ト図７を用いて説明するに、図６において、ライトリセ
ット信号ＡＷＲが第１，第２のゲート回路７５，７６に
夫々供給され、また、この他方の入力には窓信号発生回
路７７（ＪＷＧ）より第１，第２の窓信号７７ａ，７７
ｂが夫々供給される。そして、第１，第２のゲート回路
７５，７６にて、両入力の論理積を取り得た第１，第２
のメモリジャンプ制御信号７４ａ，７５ｂをメモリ制御
回路６に供給する。
簡易に構成した一例を図６及び、そのタイミングチャー
ト図７を用いて説明するに、図６において、ライトリセ
ット信号ＡＷＲが第１，第２のゲート回路７５，７６に
夫々供給され、また、この他方の入力には窓信号発生回
路７７（ＪＷＧ）より第１，第２の窓信号７７ａ，７７
ｂが夫々供給される。そして、第１，第２のゲート回路
７５，７６にて、両入力の論理積を取り得た第１，第２
のメモリジャンプ制御信号７４ａ，７５ｂをメモリ制御
回路６に供給する。
【００２８】この動作を図７を用いてより具体的に説明
するに、同図（Ａ），（Ｂ）はライトイネーブル信号Ａ
ＷＥ，ライトリセット信号ＡＷＲである。また、これら
の立ち上がりエッジに同期して立ち下がり、その立ち下
がり前の一定期間ハイレベルである第１の窓信号７７ａ
を同図（Ｃ）に図示する。一方、上記立ち上がりエッジ
に同期して立ち上がり一定期間ハイレベルである第２の
窓信号７７ｂを同図（Ｄ）に図示する。
するに、同図（Ａ），（Ｂ）はライトイネーブル信号Ａ
ＷＥ，ライトリセット信号ＡＷＲである。また、これら
の立ち上がりエッジに同期して立ち下がり、その立ち下
がり前の一定期間ハイレベルである第１の窓信号７７ａ
を同図（Ｃ）に図示する。一方、上記立ち上がりエッジ
に同期して立ち上がり一定期間ハイレベルである第２の
窓信号７７ｂを同図（Ｄ）に図示する。
【００２９】そして、上記第１，第２の窓信号７７ａ，
７７ｂの期間中に同図（Ｅ）に図示するリードリセット
信号ＡＲＲが存在する場合は、書き込みタイミングと読
み出しタイミングとが接近している場合であり、第１，
第２の窓信号７７ａ，７７ｂのいずれに含まれるかによ
って、第１，第２のメモリ追い越しのどちらが発生しや
すいかが判別できる。即ち、同図に図示する状態では書
き込みタイミングが読み出しタイミングを追い越す可能
性が高い場合であって、上記した第１のメモリジャンプ
制御信号７４ａが有効となり、これは同図（Ｆ）に図示
する信号となる。尚、第１，第２の窓信号７７ａ，７７
ｂがハイレベルである期間を長く設定することにより、
メモリジャンプの発生確率を高めることができるので、
上記した期間“Ｙ”に相当する期間は、ハイレベルであ
る期間を長く設定している。また、上記した構成はライ
トリセット信号ＡＷＲに係る構成であって、実際の回路
ではこれと同様の構成をライトリセット信号ＢＷＲ〜Ｄ
ＷＲに対応して他に３組用いる必要がある。
７７ｂの期間中に同図（Ｅ）に図示するリードリセット
信号ＡＲＲが存在する場合は、書き込みタイミングと読
み出しタイミングとが接近している場合であり、第１，
第２の窓信号７７ａ，７７ｂのいずれに含まれるかによ
って、第１，第２のメモリ追い越しのどちらが発生しや
すいかが判別できる。即ち、同図に図示する状態では書
き込みタイミングが読み出しタイミングを追い越す可能
性が高い場合であって、上記した第１のメモリジャンプ
制御信号７４ａが有効となり、これは同図（Ｆ）に図示
する信号となる。尚、第１，第２の窓信号７７ａ，７７
ｂがハイレベルである期間を長く設定することにより、
メモリジャンプの発生確率を高めることができるので、
上記した期間“Ｙ”に相当する期間は、ハイレベルであ
る期間を長く設定している。また、上記した構成はライ
トリセット信号ＡＷＲに係る構成であって、実際の回路
ではこれと同様の構成をライトリセット信号ＢＷＲ〜Ｄ
ＷＲに対応して他に３組用いる必要がある。
【００３０】このようにして、簡易な構成でメモリジャ
ンプ手段７を実現することができる。尚、メモリジャン
プ手段７はメモリ制御回路６中に設けても良いことは勿
論である。
ンプ手段７を実現することができる。尚、メモリジャン
プ手段７はメモリ制御回路６中に設けても良いことは勿
論である。
【００３１】上述したようにＡ，Ｂジャンプによって、
第１〜第４のメモリ２〜５より読み出されるライン数が
増減する。一方、ＴＢＣで同期信号の置換を行う場合、
水平ライン数が増減すると、読み出された信号と置換す
る垂直同期信号との位相が一致しない。そこで、メモリ
ジャンプに対応して同期信号発生回路１０から出力され
る同期信号１０ａの水平ライン数を増減させることとし
た。以下、同期信号発生回路１０の構成について図８及
びをそのタイミングチャートである図９，１０を用いて
詳述する。
第１〜第４のメモリ２〜５より読み出されるライン数が
増減する。一方、ＴＢＣで同期信号の置換を行う場合、
水平ライン数が増減すると、読み出された信号と置換す
る垂直同期信号との位相が一致しない。そこで、メモリ
ジャンプに対応して同期信号発生回路１０から出力され
る同期信号１０ａの水平ライン数を増減させることとし
た。以下、同期信号発生回路１０の構成について図８及
びをそのタイミングチャートである図９，１０を用いて
詳述する。
【００３２】図８，９において、図示せぬメモリ制御回
路６より供給される読み出しクロック信号ＲＣＫが水平
カウンタ回路１０１に供給され、これを時間基準信号と
して得た図９（Ａ），（Ｂ），（Ｃ）に図示する等価パ
ルス信号ＥＳ、水平同期信号ＨＳ、垂直同期信号ＶＳを
選択回路１０２に夫々供給する。尚、この水平カウンタ
回路１０１は論理和回路出力信号９ａによってリセット
されるため、第１〜第４のメモリ回路２〜５より出力さ
れる信号の水平ライン数の増減に応じて、等価パルス信
号ＥＳ、水平同期信号ＨＳ、垂直同期信号ＶＳを増減せ
しめて生成することができる。
路６より供給される読み出しクロック信号ＲＣＫが水平
カウンタ回路１０１に供給され、これを時間基準信号と
して得た図９（Ａ），（Ｂ），（Ｃ）に図示する等価パ
ルス信号ＥＳ、水平同期信号ＨＳ、垂直同期信号ＶＳを
選択回路１０２に夫々供給する。尚、この水平カウンタ
回路１０１は論理和回路出力信号９ａによってリセット
されるため、第１〜第４のメモリ回路２〜５より出力さ
れる信号の水平ライン数の増減に応じて、等価パルス信
号ＥＳ、水平同期信号ＨＳ、垂直同期信号ＶＳを増減せ
しめて生成することができる。
【００３３】また、上記等価パルス信号ＥＳは垂直クロ
ック信号発生回路１０３（ＶＣＧ）に供給され、後述す
る水平ライン数の増減に応じて有効なパルス数を増減し
て得た垂直クロック信号１０３ａを、Ｄ／Ａ変換出力信
号８ａから分離成形された垂直基準信号ＶＲＥＦが供給
される垂直タウンタ回路１０４に、供給する。
ック信号発生回路１０３（ＶＣＧ）に供給され、後述す
る水平ライン数の増減に応じて有効なパルス数を増減し
て得た垂直クロック信号１０３ａを、Ｄ／Ａ変換出力信
号８ａから分離成形された垂直基準信号ＶＲＥＦが供給
される垂直タウンタ回路１０４に、供給する。
【００３４】そして、垂直タウンタ回路１０４は垂直基
準信号ＶＲＥＦによって初期状態にリセットされ、垂直
クロック信号１０３ａをカウントして得た同図（Ｄ），
（Ｅ），（Ｆ）に図示する第１〜第３の選択制御信号１
０４ａ〜１０４ｃを選択回路１０２に供給する。この選
択回路１０２は第１〜第３の選択制御信号１０４ａ〜１
０４ｃが夫々ハイレベルの期間、等価パルス信号ＥＳ、
水平同期信号ＨＳ、垂直同期信号ＶＳを夫々選択して得
た同図（Ｇ）に図示する同期信号１０ａを図示せぬ同期
信号置換回路１１に供給している。
準信号ＶＲＥＦによって初期状態にリセットされ、垂直
クロック信号１０３ａをカウントして得た同図（Ｄ），
（Ｅ），（Ｆ）に図示する第１〜第３の選択制御信号１
０４ａ〜１０４ｃを選択回路１０２に供給する。この選
択回路１０２は第１〜第３の選択制御信号１０４ａ〜１
０４ｃが夫々ハイレベルの期間、等価パルス信号ＥＳ、
水平同期信号ＨＳ、垂直同期信号ＶＳを夫々選択して得
た同図（Ｇ）に図示する同期信号１０ａを図示せぬ同期
信号置換回路１１に供給している。
【００３５】更に、図１０を用いて詳述するに、同図
（Ａ），（Ｂ）は、通常の状態での垂直クロック信号１
０３ａと垂直カウンタ回路１０４のカウント値を図示し
たものであり、同図（Ｃ），（Ｄ）はＡジャンプを行っ
た場合のそれらを、同図（Ｅ），（Ｆ）はＢジャンプを
行った場合のそれらを図示したものである。即ち、第１
のメモリジャンプ制御信号７４ａが有効な場合は、同図
（Ｃ）に図示する如くパルスＰ１が削除され、これに対
応して同図（Ｄ）に図示する如く垂直カウンタ回路１０
４のカウント値も増加しない。また、第２のメモリジャ
ンプ制御信号７５ａが有効な場合は、同図（Ｅ）に図示
する如くパルスＰ２が付加され、これに対応して同図
（Ｆ）に図示する如く垂直カウンタ回路１０４のカウン
ト値が「１」増加して「４」となる。
（Ａ），（Ｂ）は、通常の状態での垂直クロック信号１
０３ａと垂直カウンタ回路１０４のカウント値を図示し
たものであり、同図（Ｃ），（Ｄ）はＡジャンプを行っ
た場合のそれらを、同図（Ｅ），（Ｆ）はＢジャンプを
行った場合のそれらを図示したものである。即ち、第１
のメモリジャンプ制御信号７４ａが有効な場合は、同図
（Ｃ）に図示する如くパルスＰ１が削除され、これに対
応して同図（Ｄ）に図示する如く垂直カウンタ回路１０
４のカウント値も増加しない。また、第２のメモリジャ
ンプ制御信号７５ａが有効な場合は、同図（Ｅ）に図示
する如くパルスＰ２が付加され、これに対応して同図
（Ｆ）に図示する如く垂直カウンタ回路１０４のカウン
ト値が「１」増加して「４」となる。
【００３６】そして、これらのカウント値に基づいて生
成された第１〜第３の選択制御信号１０４ａ〜１０４ｃ
を用い選択回路１０２にて等価パルス信号ＥＳ、水平同
期信号ＨＳ、垂直同期信号ＶＳを選択出力するため、水
平ライン数の増減に応じた同期信号１０ａを得ることが
できる。
成された第１〜第３の選択制御信号１０４ａ〜１０４ｃ
を用い選択回路１０２にて等価パルス信号ＥＳ、水平同
期信号ＨＳ、垂直同期信号ＶＳを選択出力するため、水
平ライン数の増減に応じた同期信号１０ａを得ることが
できる。
【００３７】尚、上述した実施例においては書き込みア
ドレスと読み出しアドレスとの差に基づいてメモリジャ
ンプを発生せしめていたが、これは書き込みタイミング
と読み出しタイミングとの時間差と等価であるから、こ
の時間差に基づいてメモリジャンプを発生せしめても良
いことは勿論である。
ドレスと読み出しアドレスとの差に基づいてメモリジャ
ンプを発生せしめていたが、これは書き込みタイミング
と読み出しタイミングとの時間差と等価であるから、こ
の時間差に基づいてメモリジャンプを発生せしめても良
いことは勿論である。
【００３８】尚、上述した実施例においては垂直同期信
号前の所定の期間中にメモリジャンプを発生せしめるよ
うメモリ制御回路６で閾値を大きくしていたが、全期間
中一定の閾値として、メモリジャンプを発生させても良
くも、係る場合においても水平走査ライン単位でメモリ
ジャンプが発生するので、第１〜第４のメモリ２〜５よ
り読み出された信号は連続したものとなる。
号前の所定の期間中にメモリジャンプを発生せしめるよ
うメモリ制御回路６で閾値を大きくしていたが、全期間
中一定の閾値として、メモリジャンプを発生させても良
くも、係る場合においても水平走査ライン単位でメモリ
ジャンプが発生するので、第１〜第４のメモリ２〜５よ
り読み出された信号は連続したものとなる。
【００３９】
【発明の効果】上述したように本発明の構成によれば、
特に書き込みタイミングと該読み出しタイミングとの時
間差に基づいて、読み出し手段より読み出される該映像
信号の相関性を維持しつつ、該読み出しタイミングを変
更するメモリジャンプ手段を有するので、メモリ追い越
しにより発生するメモリ手段の全メモリ領域に相当する
映像信号の欠落，重複を改善することができ、更に、連
続性を有する映像信号を読み出すことができるので、時
間軸補正された映像信号の品質を改善することができる
という効果がある。
特に書き込みタイミングと該読み出しタイミングとの時
間差に基づいて、読み出し手段より読み出される該映像
信号の相関性を維持しつつ、該読み出しタイミングを変
更するメモリジャンプ手段を有するので、メモリ追い越
しにより発生するメモリ手段の全メモリ領域に相当する
映像信号の欠落，重複を改善することができ、更に、連
続性を有する映像信号を読み出すことができるので、時
間軸補正された映像信号の品質を改善することができる
という効果がある。
【００４０】上述したように本発明の構成によれば、特
に書き込みタイミングと読み出しタイミングとの時間差
に基づいて時間軸補正された該映像信号に係る垂直同期
信号前の所定の期間中にメモリジャンプを発生せしめる
メモリジャンプ手段を有するので、メモリジャンプによ
り発生する水平ライン数の増減に伴うＶがたを改善する
ことができるという効果がある。
に書き込みタイミングと読み出しタイミングとの時間差
に基づいて時間軸補正された該映像信号に係る垂直同期
信号前の所定の期間中にメモリジャンプを発生せしめる
メモリジャンプ手段を有するので、メモリジャンプによ
り発生する水平ライン数の増減に伴うＶがたを改善する
ことができるという効果がある。
【００４１】また、上述したように本発明の構成によれ
ば、特にメモリジャンプ手段で発生せしめるメモリジャ
ンプの情報に対応してライン数を増減した同期信号を発
生する同期信号発生手段と、該同期信号を時間軸補正さ
れた映像信号に係る同期信号と置換する同期信号置換手
段とを有するので、安定した同期信号を有する映像信号
を出力すると共にその絵柄と同期信号とを一致させるこ
とができる。
ば、特にメモリジャンプ手段で発生せしめるメモリジャ
ンプの情報に対応してライン数を増減した同期信号を発
生する同期信号発生手段と、該同期信号を時間軸補正さ
れた映像信号に係る同期信号と置換する同期信号置換手
段とを有するので、安定した同期信号を有する映像信号
を出力すると共にその絵柄と同期信号とを一致させるこ
とができる。
【図１】本発明に係るＴＢＣの一実施例の主要部を説明
するためのブロック図である。
するためのブロック図である。
【図２】通常の動作におけるのＴＢＣのタイミングチャ
ートである。
ートである。
【図３】ジャンプ制御回路の動作を説明するための図で
ある。
ある。
【図４】メモリジャンプが発生する際のＴＢＣのタイミ
ングチャートである。
ングチャートである。
【図５】メモリジャンプが発生する際のＴＢＣのタイミ
ングチャートである。
ングチャートである。
【図６】他のメモリジャンプ手段の主要部を説明するた
めのブロック図である。
めのブロック図である。
【図７】図６を説明するためのタイミングチャートであ
る。
る。
【図８】同期信号発生回路の主要部を説明するためのブ
ロック図である。
ロック図である。
【図９】通常の同期信号発生回路のタイミングチャート
である。
である。
【図１０】メモリジャンプが発生する際の同期信号発生
回路のタイミングチャートである。
回路のタイミングチャートである。
【図１１】メモリジャンプを説明するための図である。
【図１２】Ｖがたを説明するための図である。
１ａ 再生映像信号（映像信号） ２〜５ 第１〜第４のメモリ（メモリ手段） ６ メモリ制御回路（読み出し手段） ７ メモリジャンプ手段 １０ 同期信号発生回路（同期信号発生手段） １１ 同期信号置換回路（同期信号置換手段） Ｒ 読み出しタイミング Ｗ 書き込みタイミング ＲＣＫ 読み出しクロック信号 ＷＣＫ 書き込みクロック信号
Claims (3)
- 【請求項１】映像信号の時間軸を補正する映像信号時間
軸補正回路において、 該映像信号に同期した書き込みクロック信号を用いて該
映像信号を所定の書き込みタイミングでラインメモリ手
段に書き込む書き込み手段と、 固定の読み出しクロック信号を用いて時間軸補正された
該映像信号を所定の読み出しタイミングで該ラインメモ
リ手段より読み出す読み出し手段と、 該書き込みタイミングと該読み出しタイミングとの時間
差に基づいて、読み出し手段より読み出される該映像信
号の相関性を維持しつつ、該読み出しタイミングを変更
するメモリジャンプ手段とを有することを特徴とする映
像信号時間軸補正回路。 - 【請求項２】映像信号の時間軸を補正する映像信号時間
軸補正回路において、 該映像信号に同期した書き込みクロック信号を用いて該
映像信号を所定の書き込みタイミングでメモリ手段に書
き込む書き込み手段と、 固定の読み出しクロック信号を用いて時間軸補正された
該映像信号を所定の読み出しタイミングで該メモリ手段
より読み出す読み出し手段と、 該書き込みタイミングと該読み出しタイミングとの時間
差に基づいて時間軸補正された該映像信号に係る垂直同
期信号前の所定の期間中にメモリジャンプを発生せしめ
るメモリジャンプ手段とを有することを特徴とする映像
信号時間軸補正回路。 - 【請求項３】映像信号の時間軸を補正する映像信号時間
軸補正回路において、 該映像信号に同期した書き込みクロック信号を用いて該
映像信号を所定の書き込みタイミングでメモリ手段に書
き込む書き込み手段と、 固定の読み出しクロック信号を用いて時間軸補正された
該映像信号を所定の読み出しタイミングで該メモリ手段
より読み出す読み出し手段と、 該書き込みタイミングと該読み出しタイミングとの時間
差に基づいて、読み出し手段より読み出される該映像信
号の相関性を維持しつつ、該読み出しタイミン グを変更
するメモリジャンプ手段とを有する 映像信号時間軸補正
回路であって、 上記メモリジャンプ手段で発生せしめるメモリジャンプ
の情報に対応してライン数を増減した同期信号を発生す
る同期信号発生手段と、 該同期信号を上記時間軸補正された映像信号に係る同期
信号と置換する同期信号置換手段とを有することを特徴
とする映像信号時間軸補正回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105708A JP2882433B2 (ja) | 1992-03-31 | 1992-03-31 | 映像信号時間軸補正回路 |
| KR1019930004049A KR970002190B1 (ko) | 1992-03-31 | 1993-03-17 | 영상신호 시간축 보정회로 |
| DE69327983T DE69327983T2 (de) | 1992-03-31 | 1993-03-31 | Vorrichtung zum Korrigieren der Zeitbasisfehler eines Videosignals |
| EP93302529A EP0564272B1 (en) | 1992-03-31 | 1993-03-31 | Apparatus for correcting time base error of video signal |
| US08/295,489 US5453885A (en) | 1992-03-31 | 1994-08-25 | Apparatus for correcting time base error of video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105708A JP2882433B2 (ja) | 1992-03-31 | 1992-03-31 | 映像信号時間軸補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05284467A JPH05284467A (ja) | 1993-10-29 |
| JP2882433B2 true JP2882433B2 (ja) | 1999-04-12 |
Family
ID=14414852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105708A Expired - Fee Related JP2882433B2 (ja) | 1992-03-31 | 1992-03-31 | 映像信号時間軸補正回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5453885A (ja) |
| EP (1) | EP0564272B1 (ja) |
| JP (1) | JP2882433B2 (ja) |
| KR (1) | KR970002190B1 (ja) |
| DE (1) | DE69327983T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154998B1 (ko) * | 1994-10-13 | 1998-11-16 | 김광호 | 영상메모리의 데이타 혼선방지회로 |
| JP2861901B2 (ja) * | 1995-12-25 | 1999-02-24 | 日本電気株式会社 | クロック位相同期回路 |
| US6442730B1 (en) * | 1997-01-27 | 2002-08-27 | Lecroy Corporation | Recording medium failure analysis apparatus and method |
| US6396545B1 (en) | 1999-03-01 | 2002-05-28 | Koninklijki Philips Electronics N.V. | Method for digital synchronization of video signals |
| KR100331564B1 (ko) * | 1999-03-23 | 2002-04-06 | 윤종용 | 영상 신호의 흔들림 보정 장치 및 방법 |
| US20080036911A1 (en) * | 2006-05-05 | 2008-02-14 | Robert Noory | Method and apparatus for synchronizing a graphics signal according to a reference signal |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4063284A (en) * | 1974-12-25 | 1977-12-13 | Sony Corporation | Time base corrector |
| US4054921A (en) * | 1975-05-19 | 1977-10-18 | Sony Corporation | Automatic time-base error correction system |
| US4054903A (en) * | 1975-07-11 | 1977-10-18 | Sony Corporation | Video time base corrector |
| JPS53148317A (en) * | 1977-05-31 | 1978-12-23 | Sony Corp | Error correction unit for time axis |
| JPS58208906A (ja) * | 1982-05-31 | 1983-12-05 | Sony Corp | タイムベ−スコレクタ |
| WO1985005001A1 (en) * | 1984-04-24 | 1985-11-07 | Matsushita Electric Industrial Co., Ltd. | Device for correcting time axis |
| GB2202709B (en) * | 1987-03-24 | 1991-05-01 | Sony Corp | Time base correcting apparatus |
| DE3851779T2 (de) * | 1987-05-20 | 1995-04-27 | Sanyo Electric Co | Gerät zum Wiedergeben von Videosignalen. |
| JPH0773367B2 (ja) * | 1987-06-29 | 1995-08-02 | パイオニア株式会社 | 記録情報再生装置 |
| JP3038725B2 (ja) * | 1989-07-27 | 2000-05-08 | 日本電気株式会社 | タイムベースコレクタ |
| JPH03177179A (ja) * | 1989-12-06 | 1991-08-01 | Hitachi Ltd | タイムベースコレクタ |
| JP2984311B2 (ja) * | 1990-04-04 | 1999-11-29 | キヤノン株式会社 | 静止画像再生装置 |
| JPH05219480A (ja) * | 1992-01-31 | 1993-08-27 | Sony Corp | メモリ制御回路 |
-
1992
- 1992-03-31 JP JP4105708A patent/JP2882433B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-17 KR KR1019930004049A patent/KR970002190B1/ko not_active IP Right Cessation
- 1993-03-31 EP EP93302529A patent/EP0564272B1/en not_active Expired - Lifetime
- 1993-03-31 DE DE69327983T patent/DE69327983T2/de not_active Expired - Fee Related
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1994
- 1994-08-25 US US08/295,489 patent/US5453885A/en not_active Expired - Lifetime
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| EP0564272A2 (en) | 1993-10-06 |
| JPH05284467A (ja) | 1993-10-29 |
| KR970002190B1 (ko) | 1997-02-25 |
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| KR930020410A (ko) | 1993-10-19 |
| DE69327983D1 (de) | 2000-04-13 |
| EP0564272B1 (en) | 2000-03-08 |
| DE69327983T2 (de) | 2000-11-16 |
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