JP2768677B2 - シングルチップマイクロコンピュータのテスト制御回路 - Google Patents
シングルチップマイクロコンピュータのテスト制御回路Info
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- JP2768677B2 JP2768677B2 JP63009264A JP926488A JP2768677B2 JP 2768677 B2 JP2768677 B2 JP 2768677B2 JP 63009264 A JP63009264 A JP 63009264A JP 926488 A JP926488 A JP 926488A JP 2768677 B2 JP2768677 B2 JP 2768677B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、シングルチップマイクロコンピュータのテ
スト制御回路に係り、詳しくは、I/Oポートを介してテ
スト用プログラムをRAMに書き込み、このRAMに書き込ん
だテスト用プログラムに従ってCPUを動作させてシング
ルチップマイクロコンピュータの通常動作状態でのテス
トを実行できるようにしたシングルチップマイクロコン
ピュータのテスト制御回路に関する。
スト制御回路に係り、詳しくは、I/Oポートを介してテ
スト用プログラムをRAMに書き込み、このRAMに書き込ん
だテスト用プログラムに従ってCPUを動作させてシング
ルチップマイクロコンピュータの通常動作状態でのテス
トを実行できるようにしたシングルチップマイクロコン
ピュータのテスト制御回路に関する。
［従来の技術］ 従来のシングルチップマイクロコンピュータは、ROM
に格納されたプログラムに従ってCPUを動作させること
によってのみ、CPUを動作させた状態、即ち、通常動作
状態でのテストを実行できるように構成されていた。
に格納されたプログラムに従ってCPUを動作させること
によってのみ、CPUを動作させた状態、即ち、通常動作
状態でのテストを実行できるように構成されていた。
［発明が解決しようとする課題］ したがって、かかる従来のシングルチップマイクロコ
ンピュータにおいて、通常動作状態でのテストを実行し
ようとする場合には、ROMに格納されたプログラムごと
に異なるテストパターンを作成しなければならず、この
ため、効率的なテストを実行することができないという
問題点があり、通常動作状態でのテストを実行すること
は、現実的には、ほぼ不可能とされていた。
ンピュータにおいて、通常動作状態でのテストを実行し
ようとする場合には、ROMに格納されたプログラムごと
に異なるテストパターンを作成しなければならず、この
ため、効率的なテストを実行することができないという
問題点があり、通常動作状態でのテストを実行すること
は、現実的には、ほぼ不可能とされていた。
本発明は、かかる点に鑑み、ROMに異なるプログラム
を格納しているシングルチップマイクロコンピュータに
おいても、その通常動作状態でのテストを実行する場
合、一種類のテストパターンを用意すれば足りるように
し、通常動作状態でのテストを効率的に実行できるよう
にしたシングルチップマイクロコンピュータのテスト制
御回路を提供することを目的とする。
を格納しているシングルチップマイクロコンピュータに
おいても、その通常動作状態でのテストを実行する場
合、一種類のテストパターンを用意すれば足りるように
し、通常動作状態でのテストを効率的に実行できるよう
にしたシングルチップマイクロコンピュータのテスト制
御回路を提供することを目的とする。
［課題を解決するための手段］ 本発明によるシングルチップマイクロコンピュータの
テスト制御回路は、第１図に示すように、テストモード
設定回路１と、ROM・RAM選択回路２とを設けて構成され
る。尚、この第１図において、３はCPU、４はRAM、５は
ROM、６はI/Oポート、７はデコーダ、８はアドレスバ
ス、９はデータバス、10は外部テスト装置である。
テスト制御回路は、第１図に示すように、テストモード
設定回路１と、ROM・RAM選択回路２とを設けて構成され
る。尚、この第１図において、３はCPU、４はRAM、５は
ROM、６はI/Oポート、７はデコーダ、８はアドレスバ
ス、９はデータバス、10は外部テスト装置である。
テストモード設定回路１は、第１モード指定信号GTES
T（GO TEST）に応答して、CPU3をバスイネーブル状態に
し、即ち、CPU3に対してアドレスバス８及びデータバス
９をホールド状態（フローティング状態）にさせ、CPU3
とアドレスバス８及びデータバス９との接続を切り離
し、外部テスト装置10からI/Oポート６を介してRAM4に
対するテスト用プログラムの書き込みを可能にし、その
後、第２モード指定信号GNOR（GO NORMAL）に応答し
て、CPU3のバスイネーブル状態を解除し、この時点で、
CPU3を通常通り動作可能にするものである。
T（GO TEST）に応答して、CPU3をバスイネーブル状態に
し、即ち、CPU3に対してアドレスバス８及びデータバス
９をホールド状態（フローティング状態）にさせ、CPU3
とアドレスバス８及びデータバス９との接続を切り離
し、外部テスト装置10からI/Oポート６を介してRAM4に
対するテスト用プログラムの書き込みを可能にし、その
後、第２モード指定信号GNOR（GO NORMAL）に応答し
て、CPU3のバスイネーブル状態を解除し、この時点で、
CPU3を通常通り動作可能にするものである。
また、ROM・RAM選択回路２は、CPU3の動作開始時、CP
U3のROMアクセスに対してRAM4を選択し、その後、第３
モード指定信号SNOR（SET NORMAL）に応答して、CPU3の
ROMアクセス及びRAMアクセスに対してそれぞれROM5及び
RAM4を選択するものである。
U3のROMアクセスに対してRAM4を選択し、その後、第３
モード指定信号SNOR（SET NORMAL）に応答して、CPU3の
ROMアクセス及びRAMアクセスに対してそれぞれROM5及び
RAM4を選択するものである。
［作用］ したがって、本発明によってテスト制御を行う場合に
は、先ず、第１モード指定信号GTESTによって、外部テ
スト装置10からI/Oポート６を介したRAM4に対するテス
ト用プログラムの書き込みを可能な状態にし、この時点
で、I/Oポート６を介して外部テスト装置10からテスト
用プログラムをRAM4に書き込むようにする。
は、先ず、第１モード指定信号GTESTによって、外部テ
スト装置10からI/Oポート６を介したRAM4に対するテス
ト用プログラムの書き込みを可能な状態にし、この時点
で、I/Oポート６を介して外部テスト装置10からテスト
用プログラムをRAM4に書き込むようにする。
次に、第２モード指定信号GNORによって、CPU3のバス
イネーブル状態を解除し、CPU3を通常通りに動作させ
る。この場合、CPU3は、その初期動作として、先ず、RO
M5をアクセスするが、ROM・RAM選択回路２は、CPU3の動
作開始時においては、CPU3のROMアクセスに対してRAM4
を選択するようになされているので、かかるCPU3のROM
アクセスに対して、ROM5を選択せず、RAM4を選択する。
したがって、以後、CPU3は、RAM4に書き込まれたテスト
用プログラムに従って動作するところとなる。
イネーブル状態を解除し、CPU3を通常通りに動作させ
る。この場合、CPU3は、その初期動作として、先ず、RO
M5をアクセスするが、ROM・RAM選択回路２は、CPU3の動
作開始時においては、CPU3のROMアクセスに対してRAM4
を選択するようになされているので、かかるCPU3のROM
アクセスに対して、ROM5を選択せず、RAM4を選択する。
したがって、以後、CPU3は、RAM4に書き込まれたテスト
用プログラムに従って動作するところとなる。
また、ROM・RAM選択回路２は、CPU3の動作開始後、第
３モード指定信号SNORに応答して、CPU3のROMアクセス
及びRAMアクセスに対して、それぞれROM5及びRAM4を選
択するようになされているので、第３モード指定信号SN
ORが供給された後は、ROM5の読み出しテストを行うこと
もできる。
３モード指定信号SNORに応答して、CPU3のROMアクセス
及びRAMアクセスに対して、それぞれROM5及びRAM4を選
択するようになされているので、第３モード指定信号SN
ORが供給された後は、ROM5の読み出しテストを行うこと
もできる。
このように、本発明によれば、通常動作状態でのテス
トは、ROM5に格納されたプログラムによらず、外部テス
ト装置10からI/Oポート６を介してRAM4に書き込んだテ
スト用プログラムに従って実行することができるので、
ROM5に異なるプログラムを格納したシングルチップマイ
クロコンピュータにおいても、ROM5に格納されたプログ
ラムごとに異なるテストパターンを作成する必要がな
く、１種類のテストパターンを用意すれば足りる。
トは、ROM5に格納されたプログラムによらず、外部テス
ト装置10からI/Oポート６を介してRAM4に書き込んだテ
スト用プログラムに従って実行することができるので、
ROM5に異なるプログラムを格納したシングルチップマイ
クロコンピュータにおいても、ROM5に格納されたプログ
ラムごとに異なるテストパターンを作成する必要がな
く、１種類のテストパターンを用意すれば足りる。
［実施例］ 以下、第１図を参照して、本発明によるシングルチッ
プマイクロコンピュータのテスト制御回路の一実施例に
つき説明する。
プマイクロコンピュータのテスト制御回路の一実施例に
つき説明する。
本実施例において、テストモード設定回路１は、ラッ
チ回路11、アンド回路12、ナンド回路13、Ｄフリップフ
ロップ回路14及びアンド回路15を設けて構成されてお
り、ラッチ回路11のラッチ入力端子Ｌは、外部テスト装
置10からの第１モード指定信号GTESTが入力される第１
モード指定信号入力端子16に接続されている。また、こ
のラッチ回路11の非反転出力端子Ｑは、テストモード設
定信号TESTを出力するアンド回路12の一方の入力端子に
接続されており、このアンド回路12の出力端子は、テス
トモード設定信号出力端子17を介してCPU3のバスイネー
ブル制御端子18及びI/Oポート６のRAM接続制御端子19に
接続されている。ここに、CPU3はテストモード設定信号
TESTが論理「１」にされ、バスイネーブル制御端子18が
論理「１」の状態にされると、バスイネーブル状態とな
るようにされている。また、I/Oポート６はRAM接続制御
端子19が論理「１」の状態にされると、テスト用プログ
ラムを外部テスト装置10からRAM4に書き込むことができ
るようにされている。
チ回路11、アンド回路12、ナンド回路13、Ｄフリップフ
ロップ回路14及びアンド回路15を設けて構成されてお
り、ラッチ回路11のラッチ入力端子Ｌは、外部テスト装
置10からの第１モード指定信号GTESTが入力される第１
モード指定信号入力端子16に接続されている。また、こ
のラッチ回路11の非反転出力端子Ｑは、テストモード設
定信号TESTを出力するアンド回路12の一方の入力端子に
接続されており、このアンド回路12の出力端子は、テス
トモード設定信号出力端子17を介してCPU3のバスイネー
ブル制御端子18及びI/Oポート６のRAM接続制御端子19に
接続されている。ここに、CPU3はテストモード設定信号
TESTが論理「１」にされ、バスイネーブル制御端子18が
論理「１」の状態にされると、バスイネーブル状態とな
るようにされている。また、I/Oポート６はRAM接続制御
端子19が論理「１」の状態にされると、テスト用プログ
ラムを外部テスト装置10からRAM4に書き込むことができ
るようにされている。
また、ラッチ回路11の非反転出力端子Ｑは、ナンド回
路13の一方の入力端子に接続され、このナンド回路13の
他方の入力端子は、第２モード指定信号GNORが供給され
る第２モード指定信号入力端子20に接続され、このナン
ド回路13の出力端子は、アンド回路12の他方の入力端
子、Ｄフリップフロップ回路14のクロック入力端子CK及
びリセット信号▲▼を出力するアンド回路15
の一方の入力端子に接続されている。また、ラッチ回路
11のゲート入力端子及びＤフリップフロップ回路14の
セット入力端子は、共通接続されてリセット命令信号
▲▼（IN RESET）が供給されるリセット命
令信号入力端子21に接続されている。また、Ｄフリップ
フロップ回路14のデータ入力端子Ｄは接地され、その非
反転出力端子Ｑはラッチ回路11のリセット入力端子に
接続されている。また、リセット命令信号入力端子21
は、アンド回路15の他方の入力端子に接続され、このア
ンド回路15の出力端子は、リセット信号出力端子22を介
してCPU3のリセット信号入力端子23に接続されている。
ここに、CPU3はリセット信号入力端子23が論理「０」の
状態にされると、初期状態となるようにされている。
路13の一方の入力端子に接続され、このナンド回路13の
他方の入力端子は、第２モード指定信号GNORが供給され
る第２モード指定信号入力端子20に接続され、このナン
ド回路13の出力端子は、アンド回路12の他方の入力端
子、Ｄフリップフロップ回路14のクロック入力端子CK及
びリセット信号▲▼を出力するアンド回路15
の一方の入力端子に接続されている。また、ラッチ回路
11のゲート入力端子及びＤフリップフロップ回路14の
セット入力端子は、共通接続されてリセット命令信号
▲▼（IN RESET）が供給されるリセット命
令信号入力端子21に接続されている。また、Ｄフリップ
フロップ回路14のデータ入力端子Ｄは接地され、その非
反転出力端子Ｑはラッチ回路11のリセット入力端子に
接続されている。また、リセット命令信号入力端子21
は、アンド回路15の他方の入力端子に接続され、このア
ンド回路15の出力端子は、リセット信号出力端子22を介
してCPU3のリセット信号入力端子23に接続されている。
ここに、CPU3はリセット信号入力端子23が論理「０」の
状態にされると、初期状態となるようにされている。
また、ROM・RAM選択回路２は、アンド回路24と、RSフ
リップフロップ回路25と、アンド回路26と、ノア回路27
と、ナンド回路28とで構成されている。ここに、オア回
路24は、その一方の入力端子をリセット命令信号入力端
子21に接続され、その他方の入力端子を第３モード指定
信号SNORが入力される第３モード指定信号入力端子29に
接続され、その出力端子をRSフリップフロップ回路25の
リセット入力端子に接続されている。尚、第３モード
指定信号SNORはCPU3からデコーダ７を介して供給され
る。
リップフロップ回路25と、アンド回路26と、ノア回路27
と、ナンド回路28とで構成されている。ここに、オア回
路24は、その一方の入力端子をリセット命令信号入力端
子21に接続され、その他方の入力端子を第３モード指定
信号SNORが入力される第３モード指定信号入力端子29に
接続され、その出力端子をRSフリップフロップ回路25の
リセット入力端子に接続されている。尚、第３モード
指定信号SNORはCPU3からデコーダ７を介して供給され
る。
また、RSフリップフロップ回路25のセット入力端子
は、ナンド回路13の出力端子に接続されている。また、
このRSフリップフロップ回路25の非反転出力端子Ｑは、
アンド回路26の一方の入力端子に接続され、このアンド
回路26の出力端子は、RAMチップセレクト信号▲
▼を出力するノア回路27の一方の入力端子に接続さ
れ、このノア回路27の出力端子は、RAMチップセレクト
信号出力端子30を介してRAM4のチップセレクト信号入力
端子31に接続されている。このRAM4は、チップセレクト
信号入力端子31を論理「０」の状態にすると、チップセ
レクトされるようになされている。また、RSフリップフ
ロップ回路25の反転出力端子は、ROMチップセレクト
信号▲▼を出力するナンド回路28の一方の入
力端子に接続され、このナンド回路28の出力端子は、RO
Mチップセレクト信号出力端子32を介してROM5のチップ
セレクト信号入力端子33に接続されている。このROM5
は、チップセレクト信号入力端子33を論理「０」の状態
にすると、チップセレクトされるようになされている。
は、ナンド回路13の出力端子に接続されている。また、
このRSフリップフロップ回路25の非反転出力端子Ｑは、
アンド回路26の一方の入力端子に接続され、このアンド
回路26の出力端子は、RAMチップセレクト信号▲
▼を出力するノア回路27の一方の入力端子に接続さ
れ、このノア回路27の出力端子は、RAMチップセレクト
信号出力端子30を介してRAM4のチップセレクト信号入力
端子31に接続されている。このRAM4は、チップセレクト
信号入力端子31を論理「０」の状態にすると、チップセ
レクトされるようになされている。また、RSフリップフ
ロップ回路25の反転出力端子は、ROMチップセレクト
信号▲▼を出力するナンド回路28の一方の入
力端子に接続され、このナンド回路28の出力端子は、RO
Mチップセレクト信号出力端子32を介してROM5のチップ
セレクト信号入力端子33に接続されている。このROM5
は、チップセレクト信号入力端子33を論理「０」の状態
にすると、チップセレクトされるようになされている。
また、アンド回路26の他方の入力端子及びナンド回路
28の他方の入力端子は、共通接続されてROMアクセス信
号IROM（IN ROM）が入力されるROMアクセス信号入力端
子34に接続され、ノア回路27の他方の入力端子は、RAM
アクセス信号IRAM（IN RAM）が入力されるRAMアクセス
信号入力端子35に接続されている。ここに、ROMアクセ
ス信号IROM及びRAMアクセス信号IRAMは、CPU3からデコ
ーダ７を介して供給されるが、このデコーダ７は、CPU3
から出力されるアドレス信号をデコードして、CPU3がRO
M5をアクセスした場合には、ROMアクセス信号IROMを論
理「１」とし、また、CPU3がRAM4をアクセスした場合に
は、RAMアクセス信号IRAMを論理「１」とするものであ
る。
28の他方の入力端子は、共通接続されてROMアクセス信
号IROM（IN ROM）が入力されるROMアクセス信号入力端
子34に接続され、ノア回路27の他方の入力端子は、RAM
アクセス信号IRAM（IN RAM）が入力されるRAMアクセス
信号入力端子35に接続されている。ここに、ROMアクセ
ス信号IROM及びRAMアクセス信号IRAMは、CPU3からデコ
ーダ７を介して供給されるが、このデコーダ７は、CPU3
から出力されるアドレス信号をデコードして、CPU3がRO
M5をアクセスした場合には、ROMアクセス信号IROMを論
理「１」とし、また、CPU3がRAM4をアクセスした場合に
は、RAMアクセス信号IRAMを論理「１」とするものであ
る。
次に、かかる本実施例において、テスト制御を行う場
合について説明する。尚、第１表に本実施例の各モード
における入力端子及び出力端子の論理状態を示す。
合について説明する。尚、第１表に本実施例の各モード
における入力端子及び出力端子の論理状態を示す。
先ず、テスト制御開始前の初期状態（第１表参照）
では、第１モード指定信号GTEST、第２モード指定信号G
NOR、リセット命令信号▲▼、及び第３モ
ード指定信号SNORを何れも論理「０」の状態にしてお
く。尚、この状態では、ROMアクセス信号IROM及びRAMア
クセス信号IRAMは、当然、論理「０」の状態にある。し
たがって、また、この初期状態においては、テストモー
ド設定信号出力端子17及びリセット信号出力端子22は、
共に論理「０」、RAMチップセレクト信号出力端子30及
びROMチップセレクト信号出力端子32は、共に論理
「１」の状態となっている。
では、第１モード指定信号GTEST、第２モード指定信号G
NOR、リセット命令信号▲▼、及び第３モ
ード指定信号SNORを何れも論理「０」の状態にしてお
く。尚、この状態では、ROMアクセス信号IROM及びRAMア
クセス信号IRAMは、当然、論理「０」の状態にある。し
たがって、また、この初期状態においては、テストモー
ド設定信号出力端子17及びリセット信号出力端子22は、
共に論理「０」、RAMチップセレクト信号出力端子30及
びROMチップセレクト信号出力端子32は、共に論理
「１」の状態となっている。
次に、この状態から第１モード指定信号GTEST及び第
３モード指定信号SNORを共に論理「１」にする（第１表
参照）。この場合、ラッチ回路11のラッチ入力端子Ｌ
は論理「１」の状態となるが、このとき、このラッチ回
路11のゲート入力端子は、論理「０」の状態にあるの
で、ラッチ回路11の非反転出力端子Ｑは、ラッチ入力端
子Ｌと同様に論理「１」の状態となり、アンド回路12の
一方の入力端子を論理「１」の状態とする。また、ナン
ド回路13の一方の入力端子も論理「１」の状態とされる
が、このとき、このナンド回路13の他方の入力端子は論
理「０」の状態にあるので、ナンド回路13は論理「１」
を出力し、アンド回路12の他方の出力端子を論理「１」
の状態とする。したがって、このモードでは、アンド回
路12の出力は論理「１」となり、CPU3のバスイネーブル
端子18及びI/Oポート６のRAM接続制御端子19は共に論理
「１」の状態とされる。この結果、CPU3はバスイネーブ
ル状態になると共に、I/Oポート６は、外部テスト装置1
0からRAM4にテスト用プログラムを書き込むことができ
る状態となる。
３モード指定信号SNORを共に論理「１」にする（第１表
参照）。この場合、ラッチ回路11のラッチ入力端子Ｌ
は論理「１」の状態となるが、このとき、このラッチ回
路11のゲート入力端子は、論理「０」の状態にあるの
で、ラッチ回路11の非反転出力端子Ｑは、ラッチ入力端
子Ｌと同様に論理「１」の状態となり、アンド回路12の
一方の入力端子を論理「１」の状態とする。また、ナン
ド回路13の一方の入力端子も論理「１」の状態とされる
が、このとき、このナンド回路13の他方の入力端子は論
理「０」の状態にあるので、ナンド回路13は論理「１」
を出力し、アンド回路12の他方の出力端子を論理「１」
の状態とする。したがって、このモードでは、アンド回
路12の出力は論理「１」となり、CPU3のバスイネーブル
端子18及びI/Oポート６のRAM接続制御端子19は共に論理
「１」の状態とされる。この結果、CPU3はバスイネーブ
ル状態になると共に、I/Oポート６は、外部テスト装置1
0からRAM4にテスト用プログラムを書き込むことができ
る状態となる。
本実施例においては、更に続いて、リセット命令信号
▲▼を論理「１」とし、ラッチ回路11のゲ
ート入力端子を論理「１」の状態とする（第１表参
照）。このようにすると、以後、ラッチ回路11は、その
非反転出力端子Ｑの状態をゲート入力端子が論理
「１」とされる直前の出力である論理「１」に維持する
ところとなる。そこで、本実施例においては、このよう
な状態にした後、外部テスト装置10からI/Oポート６を
介してテスト用プログラムをRAM4に書き込むようにす
る。尚、このとき、RSフリップフロップ回路25のセット
入力端子及びリセット入力端子は、それぞれ論理
「１」及び論理「０」の状態にあり、この経過、非反転
出力端子Ｑ及び反転出力端子は、それぞれ論理「０」
及び論理「１」の状態にある。また、リセット信号出力
端子22、RAMチップセレクト信号出力端子30及びROMチッ
プセレクト信号出力端子32は共に論理「１」の状態にあ
る。
▲▼を論理「１」とし、ラッチ回路11のゲ
ート入力端子を論理「１」の状態とする（第１表参
照）。このようにすると、以後、ラッチ回路11は、その
非反転出力端子Ｑの状態をゲート入力端子が論理
「１」とされる直前の出力である論理「１」に維持する
ところとなる。そこで、本実施例においては、このよう
な状態にした後、外部テスト装置10からI/Oポート６を
介してテスト用プログラムをRAM4に書き込むようにす
る。尚、このとき、RSフリップフロップ回路25のセット
入力端子及びリセット入力端子は、それぞれ論理
「１」及び論理「０」の状態にあり、この経過、非反転
出力端子Ｑ及び反転出力端子は、それぞれ論理「０」
及び論理「１」の状態にある。また、リセット信号出力
端子22、RAMチップセレクト信号出力端子30及びROMチッ
プセレクト信号出力端子32は共に論理「１」の状態にあ
る。
次に、第２モード指定信号GNORを論理「１」とし、ナ
ンド回路13の他方の入力端子を論理「１」の状態とする
（第１表参照）。このようにすると、ナンド回路13の
一方の入力端子は論理「１」の状態にあるので、このナ
ンド回路13は、論理「０」を出力して、アンド回路12の
他方の入力端子を論理「０」の状態とする。この結果、
アンド回路12は論理「０」を出力し、CPU3のバスイネー
ブル制御端子18及びI/Oポート６のRAM接続制御端子19を
共に論理「０」の状態とする。このため、CPU3は、その
バスイネーブル状態を解除すると共に、I/Oポート６も
通常状態に復帰する。また、このとき、ナンド回路13の
出力端子が論理「０」の状態となることによって、アン
ド回路15の一方の入力端子も論理「０」の状態とされる
ので、オア回路15の出力、即ち、リセット信号▲
▼も論理「０」となり、CPU3がリセット状態とされ
る。尚、このとき、RSフリップフロップ回路25のセット
入力端子及びリセット入力端子は、それぞれ論理
「０」及び論理「１」に反転し、非反転出力端子Ｑ及び
反転出力端子もそれぞれ論理「１」及び論理「０」に
反転するが、RAMチップセレクト信号出力端子30及びROM
チップセレクト信号出力端子32は共に論理「１」を維持
する。
ンド回路13の他方の入力端子を論理「１」の状態とする
（第１表参照）。このようにすると、ナンド回路13の
一方の入力端子は論理「１」の状態にあるので、このナ
ンド回路13は、論理「０」を出力して、アンド回路12の
他方の入力端子を論理「０」の状態とする。この結果、
アンド回路12は論理「０」を出力し、CPU3のバスイネー
ブル制御端子18及びI/Oポート６のRAM接続制御端子19を
共に論理「０」の状態とする。このため、CPU3は、その
バスイネーブル状態を解除すると共に、I/Oポート６も
通常状態に復帰する。また、このとき、ナンド回路13の
出力端子が論理「０」の状態となることによって、アン
ド回路15の一方の入力端子も論理「０」の状態とされる
ので、オア回路15の出力、即ち、リセット信号▲
▼も論理「０」となり、CPU3がリセット状態とされ
る。尚、このとき、RSフリップフロップ回路25のセット
入力端子及びリセット入力端子は、それぞれ論理
「０」及び論理「１」に反転し、非反転出力端子Ｑ及び
反転出力端子もそれぞれ論理「１」及び論理「０」に
反転するが、RAMチップセレクト信号出力端子30及びROM
チップセレクト信号出力端子32は共に論理「１」を維持
する。
次に、第２モード指定信号GNORを論理「０」とし、ナ
ンド回路13の他方の入力端子を論理「０」の状態とする
（第１表参照）。このようにすると、このナンド回路
13の出力端子は論理「０」の状態から論理「１」の状態
に反転し、アンド回路15の一方の入力端子も論理「０」
の状態から論理「１」の状態に反転するが、このとき、
アンド回路15の他方の入力端子は論理「１」の状態にあ
るので、このアンド回路15は、論理「１」を出力し、CP
U3のリセット信号入力端子23を論理「１」の状態にす
る。このため、CPU3は、そのリセット状態を解除され
る。また、このとき、Ｄフリップフロップ回路14のクロ
ック入力端子CKも論理「０」の状態から論理「１」の状
態に反転する。ここに、このＤフリップフロップ回路14
はポジティブエッジトリガ形に構成されているので、ク
ロック入力端子CKが論理「０」の状態から論理「１」の
状態に反転することによって、その非反転出力端子Ｑも
論理「１」の状態から論理「０」の状態に反転し、これ
に伴って、ラッチ回路11のリセット入力端子も論理
「１」の状態から論理「０」の状態に反転する。この結
果、ラッチ回路11の非反転出力端子Ｑは、論理「１」の
状態から論理「０」の状態に反転し、アンド回路12の一
方の入力端子を論理「１」の状態から論理「０」の状態
に反転させる。したがって、上述のように第２モード指
定信号GNORを論理「０」とし、ナンド回路13の他方の入
力端子を論理「０」の状態とすると、アンド回路12の他
方の出力端子は論理「１」の状態とされてしまうが、他
方において、アンド回路12の一方の出力端子が論理
「０」の状態とされるので、アンド回路12の出力端子は
論理「０」の状態を維持し、これによって、CPU3の通常
動作の開始が保証される。尚、このとき、RSフリップフ
ロップ回路25のリセット入力端子及びリセット入力端
子は共に論理「１」となるが、この場合には、RSフリ
ップフロップ回路25の出力は変化せず、非反転出力端子
Ｑ及び反転出力端子はそれぞれ論理「１」及び論理
「０」を維持する。また、この時点では、RAMチップセ
レクト信号出力端子30及びROMチップセレクト信号出力
端子32は共に論理「１」を維持している。
ンド回路13の他方の入力端子を論理「０」の状態とする
（第１表参照）。このようにすると、このナンド回路
13の出力端子は論理「０」の状態から論理「１」の状態
に反転し、アンド回路15の一方の入力端子も論理「０」
の状態から論理「１」の状態に反転するが、このとき、
アンド回路15の他方の入力端子は論理「１」の状態にあ
るので、このアンド回路15は、論理「１」を出力し、CP
U3のリセット信号入力端子23を論理「１」の状態にす
る。このため、CPU3は、そのリセット状態を解除され
る。また、このとき、Ｄフリップフロップ回路14のクロ
ック入力端子CKも論理「０」の状態から論理「１」の状
態に反転する。ここに、このＤフリップフロップ回路14
はポジティブエッジトリガ形に構成されているので、ク
ロック入力端子CKが論理「０」の状態から論理「１」の
状態に反転することによって、その非反転出力端子Ｑも
論理「１」の状態から論理「０」の状態に反転し、これ
に伴って、ラッチ回路11のリセット入力端子も論理
「１」の状態から論理「０」の状態に反転する。この結
果、ラッチ回路11の非反転出力端子Ｑは、論理「１」の
状態から論理「０」の状態に反転し、アンド回路12の一
方の入力端子を論理「１」の状態から論理「０」の状態
に反転させる。したがって、上述のように第２モード指
定信号GNORを論理「０」とし、ナンド回路13の他方の入
力端子を論理「０」の状態とすると、アンド回路12の他
方の出力端子は論理「１」の状態とされてしまうが、他
方において、アンド回路12の一方の出力端子が論理
「０」の状態とされるので、アンド回路12の出力端子は
論理「０」の状態を維持し、これによって、CPU3の通常
動作の開始が保証される。尚、このとき、RSフリップフ
ロップ回路25のリセット入力端子及びリセット入力端
子は共に論理「１」となるが、この場合には、RSフリ
ップフロップ回路25の出力は変化せず、非反転出力端子
Ｑ及び反転出力端子はそれぞれ論理「１」及び論理
「０」を維持する。また、この時点では、RAMチップセ
レクト信号出力端子30及びROMチップセレクト信号出力
端子32は共に論理「１」を維持している。
このようにして、CPU3のリセットが解除されると、CP
U3は、当然に、その初期動作としてROM5をアクセスす
る。このとき、デコーダ７はROMアクセス信号IROMを論
理「１」とするので、ROMアクセス信号入力端子34は、
論理「０」の状態から論理「１」の状態に反転し（第１
表参照）、ナンド回路28の他方の入力端子が論理
「１」の状態とされるが、このとき、ナンド回路28は、
その一方の出力端子をRSフリップフロップ回路25の反転
出力端子によって、論理「０」の状態にされているの
で、ナンド回路28は、その出力として、論理「１」を維
持するところとなる。このため、このモードでは、ROM5
がアクセスされたにも拘らず、ROM5が選択されることは
ない。ところが、ROMアクセス信号IROMが論理「１」と
され、ROMアクセス信号入力端子34が論理「１」の状態
に反転すると、アンド回路26の他方の入力端子が論理
「１」の状態に反転し、このとき、アンド回路26の一方
の入力端子は、RSフリップフロップ回路25の非反転出力
端子Ｑによって論理「１」の状態とされているので、ア
ンド回路26の出力端子は論理「１」の状態となり、ノア
回路27の一方の入力端子が論理「１」の状態とされる。
このとき、ノア回路27の他方の入力端子は論理「０」の
状態にあるので、その出力は論理「０」となり、RAMチ
ップセレクト信号出力端子30を介してRAM4のチップセレ
クト信号入力端子31は論理「０」の状態にされる。この
結果、RAM4がチップセレクトされ、以後、CPU3は、RAM4
に格納されたテスト用プログラムに従って動作するとこ
ろとなる。尚、このモードで、次に、CPU3がRAM4をアク
セスしたとすると、デコーダ７は、RAMアクセス信号IRA
Mを論理「１」とするので、RAMアクセス信号入力端子35
は、論理「０」の状態から論理「１」の状態に反転し
（第１表参照）、ノア回路27の他方の入力端子を論理
「１」とする。このため、ノア回路27は論理「０」を出
力し、RAM4が通常に選択される。尚、このとき、RSフリ
ップフロップ回路25の反転出力端子は論理「０」の状
態にあるので、ナンド回路28は、その出力として、論理
「１」を維持し、ROM5が選択されることはない。
U3は、当然に、その初期動作としてROM5をアクセスす
る。このとき、デコーダ７はROMアクセス信号IROMを論
理「１」とするので、ROMアクセス信号入力端子34は、
論理「０」の状態から論理「１」の状態に反転し（第１
表参照）、ナンド回路28の他方の入力端子が論理
「１」の状態とされるが、このとき、ナンド回路28は、
その一方の出力端子をRSフリップフロップ回路25の反転
出力端子によって、論理「０」の状態にされているの
で、ナンド回路28は、その出力として、論理「１」を維
持するところとなる。このため、このモードでは、ROM5
がアクセスされたにも拘らず、ROM5が選択されることは
ない。ところが、ROMアクセス信号IROMが論理「１」と
され、ROMアクセス信号入力端子34が論理「１」の状態
に反転すると、アンド回路26の他方の入力端子が論理
「１」の状態に反転し、このとき、アンド回路26の一方
の入力端子は、RSフリップフロップ回路25の非反転出力
端子Ｑによって論理「１」の状態とされているので、ア
ンド回路26の出力端子は論理「１」の状態となり、ノア
回路27の一方の入力端子が論理「１」の状態とされる。
このとき、ノア回路27の他方の入力端子は論理「０」の
状態にあるので、その出力は論理「０」となり、RAMチ
ップセレクト信号出力端子30を介してRAM4のチップセレ
クト信号入力端子31は論理「０」の状態にされる。この
結果、RAM4がチップセレクトされ、以後、CPU3は、RAM4
に格納されたテスト用プログラムに従って動作するとこ
ろとなる。尚、このモードで、次に、CPU3がRAM4をアク
セスしたとすると、デコーダ７は、RAMアクセス信号IRA
Mを論理「１」とするので、RAMアクセス信号入力端子35
は、論理「０」の状態から論理「１」の状態に反転し
（第１表参照）、ノア回路27の他方の入力端子を論理
「１」とする。このため、ノア回路27は論理「０」を出
力し、RAM4が通常に選択される。尚、このとき、RSフリ
ップフロップ回路25の反転出力端子は論理「０」の状
態にあるので、ナンド回路28は、その出力として、論理
「１」を維持し、ROM5が選択されることはない。
また、本実施例においては、RAM4に書き込むテスト用
プログラムに第３モード指定信号SNORを論理「１」から
論理「０」に反転させる命令を含ませておくことで、RO
M5及びRAM4のチップセレクトを通常状態に戻し、ROM5の
読み出しテストを実行することもできる（第１表、
、）。
プログラムに第３モード指定信号SNORを論理「１」から
論理「０」に反転させる命令を含ませておくことで、RO
M5及びRAM4のチップセレクトを通常状態に戻し、ROM5の
読み出しテストを実行することもできる（第１表、
、）。
即ち、第３モード指定信号SNORを論理「１」から論理
「０」に反転させると（第１表参照）、アンド回路24
の出力端子が論理「０」の状態となるので、RSフリップ
フロップ回路25は、そのセット入力端子を論理
「１」、リセット入力端子を論理「０」とし、その非
反転出力端子Ｑを論理「０」、反転出力端子を論理
「１」に反転させるので、アンド回路26は、その一方の
入力端子を論理「０」とされ、また、ナンド回路28は、
その一方の入力端子を論理「１」とされる。
「０」に反転させると（第１表参照）、アンド回路24
の出力端子が論理「０」の状態となるので、RSフリップ
フロップ回路25は、そのセット入力端子を論理
「１」、リセット入力端子を論理「０」とし、その非
反転出力端子Ｑを論理「０」、反転出力端子を論理
「１」に反転させるので、アンド回路26は、その一方の
入力端子を論理「０」とされ、また、ナンド回路28は、
その一方の入力端子を論理「１」とされる。
この結果、CPU3がROM5をアクセスし、ROMアクセス信
号入力端子34が論理「１」とされると（第１表参
照）、ナンド回路28の他方の入力端子が論理「１」とさ
れるので、このナンド回路28は論理「０」を出力し、RO
M5がチップセレクトされるところとなる。尚、この場
合、アンド回路26は、その他方の入力端子を論理「１」
の状態とされるが、その一方の入力端子は論理「０」と
されたままであるので、その出力は変化せず、この結
果、ノア回路27は、その出力として論理「１」を維持す
る。したがって、ROMアクセスに対しては、ROM5がチッ
プセレクトされ、RAM4がチップセレクトされることはな
い。
号入力端子34が論理「１」とされると（第１表参
照）、ナンド回路28の他方の入力端子が論理「１」とさ
れるので、このナンド回路28は論理「０」を出力し、RO
M5がチップセレクトされるところとなる。尚、この場
合、アンド回路26は、その他方の入力端子を論理「１」
の状態とされるが、その一方の入力端子は論理「０」と
されたままであるので、その出力は変化せず、この結
果、ノア回路27は、その出力として論理「１」を維持す
る。したがって、ROMアクセスに対しては、ROM5がチッ
プセレクトされ、RAM4がチップセレクトされることはな
い。
また、CPU3がRAM4をアクセスし、RAMアクセス信号入
力端子35が論理「１」とされると（第１表参照）、ノ
ア回路27の他方の入力端子が論理「１」とされるので、
このノア回路27の出力は論理「０」となり、この結果、
RAM4がチップセレクトされる。尚、この場合、ナンド回
路28の入力端子は、その論理状態に変化が生じないの
で、その出力は変化せず、ナンド回路28はその出力とし
て、論理「１」を維持する。したがって、RAMアクセス
に対しては、RAM4がチップセレクトされ、ROM5がチップ
セレクトされることはない。
力端子35が論理「１」とされると（第１表参照）、ノ
ア回路27の他方の入力端子が論理「１」とされるので、
このノア回路27の出力は論理「０」となり、この結果、
RAM4がチップセレクトされる。尚、この場合、ナンド回
路28の入力端子は、その論理状態に変化が生じないの
で、その出力は変化せず、ナンド回路28はその出力とし
て、論理「１」を維持する。したがって、RAMアクセス
に対しては、RAM4がチップセレクトされ、ROM5がチップ
セレクトされることはない。
このように、このモードでは、ROMアクセスに対して
は、ROM5がチップセレクトされ、RAMアクセスに対して
は、RAM4がチップセレクトされる。
は、ROM5がチップセレクトされ、RAMアクセスに対して
は、RAM4がチップセレクトされる。
以上のように、本実施例によれば、CPU3を動作させた
状態、即ち、通常動作状態でのテストは、ROM5に格納さ
れたプログラムによらず、外部テスト装置10からI/Oポ
ート６を介してRAM4に書き込んだテスト用プログラムに
従って行うことができる。
状態、即ち、通常動作状態でのテストは、ROM5に格納さ
れたプログラムによらず、外部テスト装置10からI/Oポ
ート６を介してRAM4に書き込んだテスト用プログラムに
従って行うことができる。
［発明の効果］ 本発明によれば、通常動作状態でのテストは、外部テ
スト装置からI/Oポートを介してRAMにテスト用プログラ
ムを書き込み、このRAMに書き込んだプログラムに従っ
て行うことができるように構成したことにより、ROMに
異なるプログラムを格納したシングルチップマイクロコ
ンピュータにおいても、ROMプログラムごとに異なるテ
ストパターンを作成する必要がなく、１種類のテストパ
ターンを用意すれば足りるので、通常動作状態でのテス
トをきわめて効率的に実行することができる。
スト装置からI/Oポートを介してRAMにテスト用プログラ
ムを書き込み、このRAMに書き込んだプログラムに従っ
て行うことができるように構成したことにより、ROMに
異なるプログラムを格納したシングルチップマイクロコ
ンピュータにおいても、ROMプログラムごとに異なるテ
ストパターンを作成する必要がなく、１種類のテストパ
ターンを用意すれば足りるので、通常動作状態でのテス
トをきわめて効率的に実行することができる。
第１図は本発明の一実施例をシングルチップマイクロコ
ンピュータの主要な構成要素と共に示す回路図である。 １……テストモード設定回路 ２……ROM・RAM選択回路 ３……CPU、４……RAM ５……ROM、６……I/Oポート ７……デコーダ、８……アドレスバス ９……データバス、10……外部テスト装置 GTEST……第１モード指定信号 GNOR……第２モード指定信号 SNOR……第３モード指定信号 ▲▼……リセット命令信号 IROM……ROMアクセス信号 IRAM……RAMアクセス信号 TEST……テストモード信号 ▲▼……リセット信号 ▲▼……RAMチップセレクト信号 ▲▼……ROMチップセレクト信号
ンピュータの主要な構成要素と共に示す回路図である。 １……テストモード設定回路 ２……ROM・RAM選択回路 ３……CPU、４……RAM ５……ROM、６……I/Oポート ７……デコーダ、８……アドレスバス ９……データバス、10……外部テスト装置 GTEST……第１モード指定信号 GNOR……第２モード指定信号 SNOR……第３モード指定信号 ▲▼……リセット命令信号 IROM……ROMアクセス信号 IRAM……RAMアクセス信号 TEST……テストモード信号 ▲▼……リセット信号 ▲▼……RAMチップセレクト信号 ▲▼……ROMチップセレクト信号
Claims (1)
- 【請求項１】第１モード指定信号に応答して、CPUをバ
スイネーブル状態にし、I/Oポートを介してRAMに対する
テスト用プログラムの書き込みを可能にし、その後、第
２モード指定信号に応答して、上記CPUの上記バスイネ
ーブル状態を解除し、上記CPUを動作状態にするテスト
モード設定回路と、 上記テストモード設定回路により上記CPUが動作状態と
なったとき、上記CPUのROMアクセスに対して上記テスト
用プログラムの実行のため上記RAMを選択し、一方、上
記テスト用プログラムに含まれる第３モード指定信号に
応答して、上記CPUのROMアクセスに対してはROMを選択
し、RAMアクセスに対しては上記RAMを選択するROM・RAM
選択回路と、 を備えてなるシングルチップマイクロコンピュータのテ
スト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009264A JP2768677B2 (ja) | 1988-01-19 | 1988-01-19 | シングルチップマイクロコンピュータのテスト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009264A JP2768677B2 (ja) | 1988-01-19 | 1988-01-19 | シングルチップマイクロコンピュータのテスト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184549A JPH01184549A (ja) | 1989-07-24 |
| JP2768677B2 true JP2768677B2 (ja) | 1998-06-25 |
Family
ID=11715577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009264A Expired - Lifetime JP2768677B2 (ja) | 1988-01-19 | 1988-01-19 | シングルチップマイクロコンピュータのテスト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768677B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168157A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | ワンチップマイクロコンピュータ |
| JPS61168051A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | シングルチツプ・マイクロコンピユ−タ |
-
1988
- 1988-01-19 JP JP63009264A patent/JP2768677B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01184549A (ja) | 1989-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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