JPS5835648A - プログラム実行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、プログラム実行制御方式、特に、電子計算機
におけるプログラムデパグのためのプログラム実行制御
方式に関する。

近年、ソフトウェアの付加価値が高くなって来るに従い
、ソフトウェアの生産性を向上させることが重要ななっ
ている。ソフトウェアの生産性向上のためにはデパグを
効率よく行う必要が６Ｃ１効果的なデバグ手段が要求さ
れている。

従来のプログラム実行制御方式は、デバグ手段の１つと
して命令アドレス一致方式があった。

この命令アドレス一致方式はプログラムを実行するプロ
セッサに外部から設定アドレスが設定可能な一致アドレ
スレジスタを設け、プログラム実行中に読み出した命令
アドレスを常に一致アドレスレジスタに設定された設定
アドレスと比較し、両者が一致した時にプログラムの実
行停止または割込みを発生せしめるものであった。

それゆえ、デバグを行うプログラマはアドレス一致時点
で、プログラムの実行停止の場合にはパネルにて、また
割込み発生の場合にはモニタまたはＯ８のデバグユーテ
ィリティにてメモリ甘たけ中央処理装置の各種のレジス
タの自答である内部状態情報を表示せしめることにより
デバグを行っていた。

しかし、このようなプログラム実行制御方式は一度に複
数個の設定アドレスを設定すると一致アドレスレジスタ
がそれに伴なって複数個必要となるとともに制御も複雑
になるため、高僧となり処理時間が増大するので、単一
の設定アドレスを設定するようになっている。このため
、デ、（グ対象プログラムのロジックが複雑でその不良
箇所が明確でなく、同時に複数個の指定アドレスを設定
しておいて、いわゆる網を張ってデバグを行うような場
合に祉無効であるという欠点があった。

また、このようなプログラム実行制御方式はプログラム
デパグに際して予めモニタまたはＯ８にデバグ用プログ
ラムを準備し、これをデバグ対象プログラムと同時に主
記憶装置にロードして置かなければならず、主記憶装置
の容蓋不足等の場合にはこのデバグ用プログラムを使用
できないという欠点があった。

本発明の１つの目的は１度に複数個の指定アドレスを設
けることによシ複雑なロジックをもつプログラムに対し
てもいわゆる網を張ってデパグできるプログラム実行制
御方式を提供することにある。

本発明の他の目的は中央処理装置から独立し九デバグプ
ロセッサにデバグ慎能を持たせることにより、デパグ対
象プログラムと同時にデバグ用の特別なプログラムを主
記憶装置にロードしていない場合にもデバグを効率よく
行う手段を提供することにある。

本発明のプログラム実行制御方式は、プログ２ムの中断
位置を示す指定アドレスをデバグプロセッサに設定し、
前記プログラムを主記憶装置にロードし、設定された前
記指定アドレスに従って前記プログラムに含まれる指定
命令を前記主記憶装置から読み出して前記デバグプロセ
ッサに前記指定アドレスに対応して格納し、前記プログ
ラムに含まれる指定命令をデバグプロセッサコール命令
に書き換えられた前記プログラムを中央処理装置で実行
し、前記プログラムの実行中にデバグプロセッサコール
命令が読み出されたときに前記中央処理装置の動作を停
止させて前記プログラムの実行を中断するとともに前記
デバグプロセッサを起動して前記中央処理装置から内部
状態情報を読み出して前記指定アドレスに対応して記録
し、この指定アドレスに対応する指定命令を前記デバグ
プロセッサから読み出して前記中央処理装置で実行し、
中断されていた前記プログラムの実行を再開するように
構成される。

すなわち、本発明のプログラム実行制御方式は、プログ
ラムを格納する主記憶装置と、前記グログラムを実行す
る中央処理装置と、前記中央処理装置とは独立に実行可
能なデパグプロセッサとにおいて、前記中央処理装置の
命令の一つとして前記デバグプロセッサに割込信号を送
出するとともに自中央処理装置を停止せしめるデバグプ
ロセッサコール命令を設け、前記デバグプロセッサに前
記主記憶装置の書込み読出し並びに前記中央処理装置の
内部状態情報を読み出して格納することが可能なパネル
制御手段とを設け、デバグ対象とする前記プログラムが
前記主記憶装置にロードされた段階で前記デバグプロセ
ッサが前記パネル制御手段にて該プログラム中の前もり
て指定された指定アドレスに置かれた指定命令を退避す
るとともにこの指定命令を前記デバグプロセッサコール
命令に書き換えた後、前記プログラムを前記中央処理装
置に実行させるように構成される。

本発明はデバグ対象プログラム中の任意のアドレスの命
令をデバグプロセッサコール命令に置き換えて実行させ
ることによシ、容易に複数個のアドレスストップを設け
ることができるという原理に基づいている。

次に、本発明の実施例について、図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。

第１図に示すプログラム実行制御方式の実施するシステ
ムはプログラムを格納する主記憶装置１０と、中央処理
装置２０と、デバグプロセッサ３０とで構成される。

第１図において、まず、デバグを行わない通常の場合の
中央処理装置２０の動作を説明する。

中央処理装置２０が走行状態にあるとき、命令アドレス
レジスタ２４で指定されたアドレスの命令が主記憶装置
１０から命令レジスタ２１に読み出される。この読み出
された命令はさらに命令実行制御部２２へ送出され、こ
こにおいて実行されるとともに、アドレス更新指示信号
２３によプ次に実行すべき命令のアドレスが命令アドレ
スレジスタ２４に設定される。これを繰シ返しながら、
中央処理装置２０は主記憶装置１０に格納されたプログ
ラムを実行する。

中央処理装置２０は実行可能な命令セットの中にデパグ
プロセッサコール命令を持つ。このデバグプロセッサコ
ール命令はデバグプロセッサ起動信号２５を発生してデ
バグプロセッサ３０を起動するとともに、命令アドレス
レジスタ２４を更新せずに中央処理装置２０を停止させ
る機能をもつ命令である。

部状態の情報を読み出すためのものである。この目的の
ために、パネル部２６は次のような動作機能を有してい
る。

（１）命令アドレスレジスタ２４の設定並びに読出し く２）プログラムの実行停止 （３）　　停止したＣＰＵ２０を走行状態にする（４）
プログラム中の１命令だけを実行（５）ＣＰＵ２０の内
部状態情報の読出しく６）命令レジスタ２１へ命令を設
定する（７）主記憶装置１０の任意のアドレスへデータ
を書込む （８）主記憶装置１０の任意のアドレスのデータを読出
す 但し、上記において（１）　、　（３）〜（８）は中央
処理装置２０が停止状態にあるときのみ動作可能である
。

第２図は第１図に示す実施例の構成でプログラムデバグ
を行う場合の動作を説明するだめのフローチャートであ
る。

以下に、第２図に従って第１図に示す実施例の動作を説
明する。

デバグ対象プログラムが動作ステップ１０１で主記憶装
置ｌＯに格納された直後に、動作ステップ１０２で中央
処理装置２０を停止状態にして、デバグプロセッサ３０
を初期起動する。該デパグプロセッサ３０は、まず、動
作ステップ２０１でデバグのための指示情報を入力装置
３３により入力する。該指示情報とは主記憶装置ｌＯに
おける単数または複数個の指定アドレスと、各指定アド
レスにて実行すべき前記パネル部２６の動作指示コード
とを含むもので、前者は記憶部３４に格納され、後者は
記憶部３６に格納される。

次に、動作ステップ２０２でパネル制御部３２により、
前記指定アドレスに対応する主記憶装置１０に置かれた
指定命令を記憶部３５に退避格納した後、動作ステップ
２０３で主記憶装置１ｏの指定アドレスに前記デパグプ
ロセッサコール命令を書き込んで指定命令を置き換える
。

その後、動作ステップ２０４でパネル制御部３２からの
指示により、中央処理装置２０においてプログラムの実
行を開始すると、動作ステップ１０３で命令レジスタ２
１にデバグ対象プログラムの命令が遂次読み出される。

読み出された命令が前記デバグプロセッサコール命令で
あるか否か動作ステップ１０４で調べられ、デパグプロ
セッサコール命令のとき、動作ステップ１０６でデパグ
プロセッサ起動信号２５を発生してデバグプロセッサ３
０が起動され、命令アドレスレジスタ２４はとノテパグ
プロセッサコール命令の置かれてい九指定アドレスを表
示したまま、中央処理装置２０は停止する。

このとき、起動されたデバグプロセッサ３０は動作ステ
ップ２０５でデパグプロセノサコール命令による割込か
否か調べられ、デバグプロセッサコール命令による割込
のとき動作ステップ２０６でパネル制御部３２からイン
タフェース信号３１を発生して命令アドレスレジスタ２
４の内容でちる実行アドレスを読み堰り、動作スデノブ
２０７てこの実行アドレスと前述した記憶部３４に格納
されている指定アドレスと全１つずつ比較する。

両者が一致した場合、動作ステップ２０８で該指定アド
レスに対応するパネル部２６の動作指示コードを記憶部
３６よシ得て、中央処理装置２０の内部状態情報の読出
しあるいは主記憶装置１０の特定アドレスの内容の読出
し等を行い、結果を出力装置３７に出力する。

次に、動作ステップ２０９でパネル制御部３２によシ、
該指定アドレスに対応して記憶部３５に退避格納されて
いる元の指妃命令を脱出し、命令レジスタ２１にセット
し、動作ステップ２１０で命令実行制御部２２に実行せ
しめる。次に再び中央処理装置２０を動作ステップ２０
４で走行状態にし、デパグ対象のプログラムの実行を再
開して続行する。

なお、動作ステップ２０９〜２１０に示したように、記
憶部３５に退避されている元の指定命令を実行するのに
、命令レジスタ２１に直接該命令を設定するとしたが、
代りに指定アドレスに従って主記憶装置１０に指定命令
を書込み、中央処理装置２０に１命令の実行をせしめた
後、再度指定アドレスに従って主記憶装置１０にデバグ
プロセッサコール命令を書込み、中央処理装置２０を再
び走行状態にしても上記と同様の結果が得られることは
明らかである。

本発明のプログラム実行制御方式は、デバグプロセノサ
コール命令とデバグプロセッサを設け、主記憶装置にあ
るプログラム中の指定命令を前記デバグプロセッサコー
ル命令に置き換えて実行することによシ、同時に複数個
のアドレスストップ機能を設定できるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例によってプログラムのデバグを行う
際の手順を説明するためのフローチャートである。 １０・・・・・・主記憶装置、２０・・・・・・中央処
理装置、２１・・・・・・命令レジスタ、２２・・・・
・・砧情実行制御部、２３・・・・・・命令アドレス−
新信号、２４・・・・・・命令アドレスレジスタ、２５
・・・・・・デパダプロセッサ起動信号、２６・・・・
・・パネル部、３０・・・・・・デバグプロセッサ、３
１・・・・・・インタフェース信号、３２・・・・・・
パネル制御部、３３・・・・・・人力装置、３４・・・
・・・指定命令アドレス格納記憶部、３５・・・・・・
指定命令退避格納記憶部、３６・・・・・・パネル制御
情報記憶部、３７・・・・・・出力装置、１０１−１０
６，２０１〜２１０・・・・・・動作ステップ。 ３３

Claims (1)

【特許請求の範囲】
1. プログラムの中断位置を示す指定アドレスをデパグプロ
   セッサに設定し、前記プログラムを主記憶装置にロード
   し、設定された前記指定アドレスに従って前記プログラ
   ムに含まれる指定命令を前記主記憶装置から読み出して
   前記デパグプロセッサに前記指定アドレスに対応して格
   納し、前記プログラムに含まれる指定命令をデバグプロ
   セッサコール命令に書き換え、書き換えられた前記プロ
   グラムを中央処理装置で実行し、前記プログラムの実行
   中にデバグプロセッサコール命令が読み出され九ときに
   前記中央処理装置の動作を停止させて前記プログラムの
   ゛実行を中断するとともに前記デパグプロセッサを起動
   して前記中央処理装置から内部状態情報を読み出して一
   前記指定アドレスに対応して記録し、との指定アドレス
   に対らする指定命令を前記デパグプロセッサから読み出
   して前記中央処理装置で実行し、中断されていた前記プ
   ログラムの実行を再開することを４？像とするプログラ
   ム実行制御方式。