JPS6143441A - 半導体装置のテスト方法 - Google Patents
半導体装置のテスト方法Info
- Publication number
- JPS6143441A JPS6143441A JP59166709A JP16670984A JPS6143441A JP S6143441 A JPS6143441 A JP S6143441A JP 59166709 A JP59166709 A JP 59166709A JP 16670984 A JP16670984 A JP 16670984A JP S6143441 A JPS6143441 A JP S6143441A
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- JP
- Japan
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- integrated circuit
- wafer
- circuit element
- parallel
- abnormal
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、クエハ状態での多数個同時測定（以下バラ
レルウェハテストという）を可能にし定半導体装置のテ
スト方法に関するものである。
レルウェハテストという）を可能にし定半導体装置のテ
スト方法に関するものである。
従来のバラレルウェハテス）Ｙ第１図に示す。
第１図（ａ）はウェハ１の平面図であり、同図（ｂｌは
第１図（ａ）のＡ−Ａｉによる部分拡大断面図である。
第１図（ａ）のＡ−Ａｉによる部分拡大断面図である。
第１図において、１はクエハ、２はＰ型基板、３はＮ凰
拡散層、４はシリコン酸化膜、５はフルミニワム配線層
、６ａ、６ｂ、６ｃ（以下総称するときは６という。他
の符号についても同様とする。ンは第１番目の集積回路
素子の測定用固定プローブ、７ａ、７ｂ、７ｃは第２番
目の集積回路素子の測定用固定プローグ、９ａ、ａｂ、
８ｃは第３番目の集積回路素子の測定用固定グローブ、
９ｍ＋ ９ｂｅ ９ｃは第４番目の集積回路素子の
測定用固定プローブである。第１図（ｂ）は前記各測定
用固定プローグ６〜９とワエ・−１との構成乞原理的忙
示したもので、各測定用固定グローブ６〜９は各３ビン
のみを示している。実際の集積回路層を組合わせること
Ｋより集積回路素子′ｌ！！：構成している。
拡散層、４はシリコン酸化膜、５はフルミニワム配線層
、６ａ、６ｂ、６ｃ（以下総称するときは６という。他
の符号についても同様とする。ンは第１番目の集積回路
素子の測定用固定プローブ、７ａ、７ｂ、７ｃは第２番
目の集積回路素子の測定用固定プローグ、９ａ、ａｂ、
８ｃは第３番目の集積回路素子の測定用固定グローブ、
９ｍ＋ ９ｂｅ ９ｃは第４番目の集積回路素子の
測定用固定プローブである。第１図（ｂ）は前記各測定
用固定プローグ６〜９とワエ・−１との構成乞原理的忙
示したもので、各測定用固定グローブ６〜９は各３ビン
のみを示している。実際の集積回路層を組合わせること
Ｋより集積回路素子′ｌ！！：構成している。
次にテストの操作について説明する。
−、ｌｌＫ集積回路素子の１個測定時には測定用固定プ
ローグは単独で接触するだ−げであるが、第１図（ｂ）
のよ５に４個の集積回路素子の測定時には各測定用固定
プローグ６〜９が同時に接触することになる。
ローグは単独で接触するだ−げであるが、第１図（ｂ）
のよ５に４個の集積回路素子の測定時には各測定用固定
プローグ６〜９が同時に接触することになる。
第１図においては、Ｐ型基板２に負方向の電圧を加え、
各測定用固定プローグ６〜９に正方向の電圧または負方
向の電圧またはＧＮＤＮペンの電圧を加えることにより
、集積回路素子のパラレルクエハテストが行われる。し
たがって、パランルウェハテストの時は、第１番目の集
積回路素子の測定用固定プローグ６ａがアルミニワム配
線層５を経由し、Ｐ型基板２忙電気的に導通していると
、Ｐ型基板２に加えらｎている負方向の電圧が第１番目
の集積回路素子の測定固定プローグ６ａＫ加えらｎてい
る電圧により変化するため、各測定用固定プローグＴ〜
９で測定しているウェハ１のうち入部のある周辺部分の
集積回路素子の測定が正常に行わｎないことがある。
各測定用固定プローグ６〜９に正方向の電圧または負方
向の電圧またはＧＮＤＮペンの電圧を加えることにより
、集積回路素子のパラレルクエハテストが行われる。し
たがって、パランルウェハテストの時は、第１番目の集
積回路素子の測定用固定プローグ６ａがアルミニワム配
線層５を経由し、Ｐ型基板２忙電気的に導通していると
、Ｐ型基板２に加えらｎている負方向の電圧が第１番目
の集積回路素子の測定固定プローグ６ａＫ加えらｎてい
る電圧により変化するため、各測定用固定プローグＴ〜
９で測定しているウェハ１のうち入部のある周辺部分の
集積回路素子の測定が正常に行わｎないことがある。
従来のパラレルウェハテストは前記のような方法で行わ
ｎるため、フェノ・周辺忙近い集積回路素子忙おいて「
良品」と判定さｎるべき集積回路素子ン「不良品」と誤
判定する可能性がある欠点がある。
ｎるため、フェノ・周辺忙近い集積回路素子忙おいて「
良品」と判定さｎるべき集積回路素子ン「不良品」と誤
判定する可能性がある欠点がある。
〔発明の概要〕
この発明は、上記のような従来のものの欠点？除去する
定めＫなさｒたもので、クエへ周辺でのパラレルウェハ
テストが測定可能なように、クエへ周辺の異常集積回路
素子の表面乞絶縁膜で覆ってからテストｖ行うよう忙し
たものである。以下、この発明を図面忙ついて説明する
。
定めＫなさｒたもので、クエへ周辺でのパラレルウェハ
テストが測定可能なように、クエへ周辺の異常集積回路
素子の表面乞絶縁膜で覆ってからテストｖ行うよう忙し
たものである。以下、この発明を図面忙ついて説明する
。
第２図はこの発明の一実施例で、第２図（ａ）はこの発
明のウェハ１１の平面図、第２図（ｂ）は同図（ａ）の
Ｂ−Ｂ＠による部分拡大図である。
明のウェハ１１の平面図、第２図（ｂ）は同図（ａ）の
Ｂ−Ｂ＠による部分拡大図である。
第２図（ａ）、（ｂ） において、１１はウェハ、１２
はガラスコート膜を示している。
はガラスコート膜を示している。
第２図（ａ）、 （ｂ）のように、ウェハ１１周辺の異
常集積回路素子の表面？、ガラスコート膜１２で覆５こ
と忙より、第１番目の集積回路素子の測定用固定プロー
ブ６ａをアルミニワム配線層５より電気的ＫＰＪ縁して
いる。したがって、バラレルヮなくなるためフェノへ１
１周辺でのパラレルフェノ−テストが正常忙行わｎるこ
とＫなる。
常集積回路素子の表面？、ガラスコート膜１２で覆５こ
と忙より、第１番目の集積回路素子の測定用固定プロー
ブ６ａをアルミニワム配線層５より電気的ＫＰＪ縁して
いる。したがって、バラレルヮなくなるためフェノへ１
１周辺でのパラレルフェノ−テストが正常忙行わｎるこ
とＫなる。
また、フェノ〜１１の周辺の異常集積回路素子の表面ｔ
ガラスコート膜１２で覆うことはガラスフートエツチン
グ用マスクの変更により容易にできる。
ガラスコート膜１２で覆うことはガラスフートエツチン
グ用マスクの変更により容易にできる。
なお、上記実施例では、ガラスフート膜１２Ｙ用いたが
、ナイトライドフート膜などの電気的絶縁物でもよい。
、ナイトライドフート膜などの電気的絶縁物でもよい。
また、Ｐ型基板２とＮ型拡散層３はＮ型基板とＰ型拡散
層でもよい。
層でもよい。
以上説明したよ５Ｋ、この発明は、クエ・・周辺の異状
集積回路素子の表面を絶縁膜で覆うこと忙よりパラレル
ワエノ翫テスト時のフェノ−周辺の異常集積回路素子と
プルーグとＹ！電気的絶縁したので、ウェハ周辺部のパ
ラレルフェノ１テストの際の誤測定による集積回路素子
の損失ｔなく丁ことができる。また、バラレルワエノー
テストを行うことにより、集積回路素子１（ｌｌｉｌｖ
測定する場合よりもテスト費用を安価にできる利点があ
る。
集積回路素子の表面を絶縁膜で覆うこと忙よりパラレル
ワエノ翫テスト時のフェノ−周辺の異常集積回路素子と
プルーグとＹ！電気的絶縁したので、ウェハ周辺部のパ
ラレルフェノ１テストの際の誤測定による集積回路素子
の損失ｔなく丁ことができる。また、バラレルワエノー
テストを行うことにより、集積回路素子１（ｌｌｉｌｖ
測定する場合よりもテスト費用を安価にできる利点があ
る。
第１図（ａ）、 （ｂ）は従来のパラレルウェハテスト
の構成図で、同図（ａ）はフェノへの平面図、同図（ｂ
）は同図（ａ）ＶＣおけるＡ−Ａ線による部分拡大断面
図、第２図（ａ）、 （ｂ）はこの発明の一実施例によ
るバラレルワエ／Ｓテストの構成図で、同図（ａ）＋！
この発明のフェノ−の平面図、同図（ｂ）は同図（ａ）
ＫおけるＢ−Ｂ線による部分拡大断面図である。 図中、２はＰ型基板、３はＮ型拡散層、４はシリコン酸
化膜、５はアルミニワム配線層、６（６ａ。 ６ｂ、６ｃ）は第１番目の集積回路素子の測定用固定プ
ローグ、７ （７ａｌ ７ ｂ＋ ７ ｃ ）は第
２番目の集積回路素子の測定用固定プローグ、８（８ａ
。 ８ｂ、８ｃ）は第°３番目の集積回路素子の測定用固定
プローグ、９（９ａ、９ｂ、９ｃ ）ｉ２第４番目の集
積回路素子の測定用固定プローグ、１１はクエハ、１２
はガラスコート膜である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大君 増雄 （外２名ン ぐｒ 第１図 （ａ）
の構成図で、同図（ａ）はフェノへの平面図、同図（ｂ
）は同図（ａ）ＶＣおけるＡ−Ａ線による部分拡大断面
図、第２図（ａ）、 （ｂ）はこの発明の一実施例によ
るバラレルワエ／Ｓテストの構成図で、同図（ａ）＋！
この発明のフェノ−の平面図、同図（ｂ）は同図（ａ）
ＫおけるＢ−Ｂ線による部分拡大断面図である。 図中、２はＰ型基板、３はＮ型拡散層、４はシリコン酸
化膜、５はアルミニワム配線層、６（６ａ。 ６ｂ、６ｃ）は第１番目の集積回路素子の測定用固定プ
ローグ、７ （７ａｌ ７ ｂ＋ ７ ｃ ）は第
２番目の集積回路素子の測定用固定プローグ、８（８ａ
。 ８ｂ、８ｃ）は第°３番目の集積回路素子の測定用固定
プローグ、９（９ａ、９ｂ、９ｃ ）ｉ２第４番目の集
積回路素子の測定用固定プローグ、１１はクエハ、１２
はガラスコート膜である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大君 増雄 （外２名ン ぐｒ 第１図 （ａ）
Claims (1)
- ウェハ状態で多数の集積回路素子をそれぞれに当接する
プローブを用いて同時にテストする半導体装置のテスト
方法において、前記ウェハ周辺の異常集積回路素子の表
面を絶縁膜で覆つた後、テストを行うことを特徴とする
半導体装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166709A JPS6143441A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166709A JPS6143441A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143441A true JPS6143441A (ja) | 1986-03-03 |
| JPH0262947B2 JPH0262947B2 (ja) | 1990-12-27 |
Family
ID=15836304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166709A Granted JPS6143441A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141985A (ja) * | 2014-01-28 | 2015-08-03 | 株式会社東芝 | 検査装置、及び検査方法 |
| JP2016025250A (ja) * | 2014-07-22 | 2016-02-08 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
-
1984
- 1984-08-07 JP JP59166709A patent/JPS6143441A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141985A (ja) * | 2014-01-28 | 2015-08-03 | 株式会社東芝 | 検査装置、及び検査方法 |
| US10060967B2 (en) | 2014-01-28 | 2018-08-28 | Toshiba Memory Corporation | Testing apparatus and method for testing semiconductor chips |
| JP2016025250A (ja) * | 2014-07-22 | 2016-02-08 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| US9633901B2 (en) | 2014-07-22 | 2017-04-25 | Toyota Jidosha Kabushiki Kaisha | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0262947B2 (ja) | 1990-12-27 |
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