JPH02297993A

JPH02297993A - 膜回路装置の製造方法

Info

Publication number: JPH02297993A
Application number: JP11369090A
Authority: JP
Inventors: Takao Ushikubo; 牛窪　隆夫; Noriyoshi Ishikawa; 石川　範義
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1990-12-10
Also published as: JPH0338757B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は分割することによって得た単位回路基板のクラ
ックを容易に検出することが可能な膜回路装置の製造方
法に関するものである。

［従来の技術及び発明が解決しようとする課題］ハイブ
リッドＩＣ用の回路基板として、セラミック基板、絶縁
形金属基板、はうろう基板等が用いられている。これら
の基板はハイブリッドＩＣ完成までに種々の熱的及び機
械的ストレスを受ける。ストレスが加わるおもな工程と
しては、導体及び抵抗の印刷工程、部品搭載工程、複数
個のＩＣのための大きな基板を個々の基板に分割する工
程、樹脂モールド等による対土工程等がある。このため
、はなはだしい場合には基板にクラックを生じ膜回路の
特性変動を招く。またまれではあるが回路の一部がオー
ブン状態となることもあった。

最近では小型化及び軽量化のためや放熱バスを短くする
ために基板を薄くする傾向にあり、クラックが入りやす
くなった。こうしたクラックの発生は、基板の構造設計
上の配慮により減少させることはできるが、皆無にする
ことはできない。また、クラックは一見しただけでは識
別できない程小さく、顕微鏡による目視検査でも完全に
検出することは困難である。回路オープンを招くような
極端な場合は回路の電気的特性をチェックすればクラッ
クの存在を検出することができるが、クラックが微小で
ある場合やその発生位置が膜回路の形成されていない所
である場合は、電気的特性からクラックの存在を検出す
ることは難しい。従って、こうした検査では異常が認め
られなくても、長期間に渡ってハイブリッドＩＣを使用
しているうちに、電気のオン・オフによって加わる熱ス
トレス等によってクラックが次第に成長し、ハイブリッ
ドＩＣの特性変動となって現われることがあった。この
ため、信頼性の上で危険を持った製品が出荷される可能
性があった。

そこで、本発明の目的は上述のようなりラックの検出を
容易且つ確実に行うことが可能な膜回路装置の製造方法
を提供することにある。

［課題を解決するための手段］上記目的を達成するための本発明は、分割予定領域によ
って区画された複数の領域に膜回路及びクラック検出用
膜抵抗が夫々形成されている回路基板を用意する工程と
、前記回路基板を前記分割予定領域で分割して複数の単
位回路基板を得る工程と、前記単位回路基板に含まれて
いる前記クラック検出用膜抵抗の抵抗値を測定してクラ
ックの発生状態を判断する工程とを有することを特徴と
する膜回路装置の製造方法に係わるものである。

［発明の作用効果コ上記発明によれば、単位回路基板に形成されたクラック
検出用膜抵抗の抵抗値が、このクラック検出用膜抵抗が
形成されている領域に生じたクラックに基づいて変化す
る。従って、基板回路を分割する後のクラック検出用膜
抵抗の抵抗値を比較することによって基板分割後に形成
されたクラックを容易且つ確実に検出することが出来、
信頼性の高い回路装置を提供することが出来る。

［実施例］第１図〜第３図は本発明の実施例に係わる基板上に厚膜
回路を備えた装置即ちハイブリッドＩＣの製造方法を示
すものである。この実施例では、第１図に示す、分割線
（分割予定線又は予定領域）（１）で区画された１２個
の単位アルミナ磁器基板（２）を含む集合基板（回路基
板）（３）を用意し、各単位基板（２）に第３図に示す
回路を形成する。

第３図の単位回路基板（２）の一方の絶縁性主面（４）
上には、公知の方法で、銀−パラジウム系厚膜導体（５
）と、酸化ルテニウム系厚膜抵抗（６）と、厚膜導体（
５）にフェイスダウンボンディングされ且つシリコンラ
バーで被覆保護されたミニモールドトランジスタ（７）
とが設けられ、且つ１４個の電極パッド即ち端子（ａ）
〜（ｎ）が設けられている他に、本発明に従って、端子
ａとｂとの間に斜線を付して説明的に示すクラック検出
用厚膜抵抗（８）が設けられている。

このクラック検出用厚膜抵抗（８）は、酸化ルテニウム
系厚膜抵抗であり、単位回路基板（２）の主面（４）の
４方向の外周端縁に沿う部分（８ａ）（８ｂ）（８ｃ）
（８ｄ）を有して略環状に配置されている。即ち、第１
図から明らかな如く少なくとも分割線（１）に隣接する
ようにクラック検出用厚膜抵抗（８）が設けられている
。

クラックは最初に単位回路基板（２）の端縁に発生し、
それが単位回路基板（２）の内部に成長するという過程
をとる。従って、クラック検出用厚膜抵抗（８）は少な
くともクラックの発生しやすい部分に於いては、単位回
路基板（２）の端縁からクラック検出用厚膜抵抗（８）
までの距離を１１以下、より好ましくは０．５ｍｍ以下
とする必要がある。このため、本実施例ではクラック検
出用厚膜抵抗（８）と単位回路基板（２）の主面（４）
の端縁との間隔は、単位回路基板（２）の長辺に沿う部
分で約０．４Ｉｌ１１１とされている。

クラック検出用厚膜抵抗（８）を膜導体（シート抵抗１
Ω／□以下）に置換えたのでは、膜導体が膜抵抗に比べ
て導電性を向上するため金属を多く含有しており、膜抵
抗で形成した場合に比べて、粘性が大きくなる。このた
め、単位回路基板（２）のクラックに基づいて亀裂や破
断が生じ難くクラック検出感度が悪くて実用に供し得な
い。従って、クラック検出用厚膜抵抗（８）はシート抵
抗値が少なくとも５０Ω／□以上の厚膜抵抗で形成する
のが望ましく、実用上は１にΩ／□〜５０にΩ／□であ
るのが望ましい。このため、本実施例ではクラック検出
用厚膜抵抗（８）のシート抵抗値が約５にΩ／□とされ
ている。なお、クラック検出用厚膜抵抗（８）のシート
抵抗が小さくてもクラックの検出感度（抵抗変化率）は
同じである。しかしながら、シート抵抗が小さいとクラ
ック検出用厚膜抵抗（８）の増加分、即ち絶対値が小さ
くなり、抵抗測定装置に高感度のもの（小さいレンジで
のｆｌｌｌ＋定感度が良いもの）が必要となる。　第１
図の各単位回路基板（２）に第３図に示す回路を夫々設
けた後に、分割線（１）で切断し、独立の単位回路基板
（２）とする。この切断工程に於いて単位回路基板（２
）の周辺にクラックがもし生じれば、このクラックは後
の測定で検出される。

分断された単位回路基板（２）の各端子（ａ）〜（ｎ）
に第２図に示す如くリード部材（９）を接続し、エポキ
シ樹脂（１０）でモールドし、ハイブリッドＩＣを完成
させる。

第２図に示す素子を完成させる迄の種々の工程及び完成
後の熱スＩ・レス等で発生するクラックを検出するため
に、第３図の端子ａ（第１の端部）とｂ（第２の端部）
との間の抵抗値を１１１１定する。

もし、クラック検出用厚膜抵抗（８）に達するようにク
ラックが単位回路基板（２）の端縁近傍に生じていれば
、抵抗値が設定値（分割前のクラック検出用厚膜抵抗（
８）の抵抗値）より数１０％以上大きくなる。従って、
クラックを容易且つ確実に検出することが出来る。

クラック検出用厚膜抵抗（８）は、本来の回路部分を囲
むように設けられているので、最もクラックの影響を受
ける。従って、回路部分が不良になるようなりラックは
勿論のこと、不良に至らないようなりラックまでもクラ
ック検出用厚膜抵抗（８）で検出することが出来る。従
来は回路部分の特性のみによって良否を判定していたの
で、当面問題にならないようなりラックが発生している
ものは、良品として使用された。しかし、将来クラック
が成長し、回路装置が不良になる恐れがある。本実施例
によれば、回路部分に至らないクラックも検出すること
が出来るので、信頼性の高い回路装置を提供することが
出来る。

次に本発明の別の実施例を示す第４図及び第５図につい
て述べる。但し、第３図と共通する部分には同一の符号
を付してその説明を省略する。

第４図に示す回路装置では、単位回路基板（２）の全部
の端縁に沿うようにクラック検出用厚膜抵抗（８）が設
けられている。このように構成しても端子（ａ）と（０
）との間の抵抗値により、クラックを検出することが出
来る。

第５図に示す回路装置では、単位７回路基板（２）の端
子（ａ）〜（０）が配列されている側の端縁にはクラッ
ク検出用厚膜抵抗（８）が設けられていない。しかし、
残りの三方向にはクラック検出用厚膜抵抗（８）が設け
られているので、第３図及び第４図の装置と実質的に同
一の作用効果が得られる。

［変形例］本発明は上述の実施例に限定されるものでなく、例えば
次の変形例が可能なものである。

（Ａ）　　実施例の単位回路基板（２）は貫通孔又は切
欠部等を有していないが、これ等を有する場合にはこの
近傍にもクラックが発生しやすいので、この近傍にもク
ラック検出用厚膜抵抗（８）を設けることが望ましい。

従って、本願での絶縁性主面の端縁には、外周端縁のみ
ならず、内周端縁又は切欠部の端縁等も含まれる。

（Ｂ）　　単位回路基板（２）の面積を節約するために
、クラック検出用厚膜抵抗（８）を環状に設けずに、ク
ラックが発生しゃすい端縁にしぼって形成してもよい。

例えば、縦横比の大きい長方形の基板では、長辺に沿っ
てクラックが発生しやすいし、一方の長辺にクラックが
発生するときは他方の長辺にもクラックが発生しやすい
ことから、膜回路の主要部に近い側の一方の長辺のみに
クラック検出用厚膜抵抗（８）を設けてもよい。

（Ｃ）　　クラック検出用厚膜抵抗（８）を回路素子又
はその他の目的に兼用してもよい。

（Ｄ）　　磁器基板（２）の代りに金属基板の上に膜状
絶縁層を設けたものを使用する場合にも適用可能である
。

（Ｅ）　　樹脂（１０）でモールドする前にクラックを
検出してもい。

【図面の簡単な説明】

第１図は本発明の実施例に係わる回路基板の集合体を示
す平面図、第２図は完成したノーイブリッドＩＣの一部
を示す斜視図、第３図はノーイブリッドＩＣのモールド
前の状態を示す平面図、第４図及び第５図は本発明の別
の実施例のハイブリッドＩＣを夫々示す平面図である。（１）・・・分割線、（２）・・・磁器基板、（３）・
・・集合基板、（４）・・・絶縁性主面、（５）・・・
厚膜導体、（６）・・・厚膜抵抗、（７）・・・トラン
ジスタ、（８）・・・クラック検出用厚膜抵抗、（９）
・・・リード部材、（１０）・・・エポキシ樹脂。

Claims

【特許請求の範囲】

（１）分割予定領域によって区画された複数の領域に膜
回路及びクラック検出用膜抵抗が夫々形成されている回
路基板を用意する工程と、前記回路基板を前記分割予定
領域で分割して複数の単位回路基板を得る工程と、前記単位回路基板に含まれている前記クラック検出用膜
抵抗の抵抗値を測定してクラックの発生状態を判断する
工程とを有することを特徴とする膜回路装置の製造方法。
（２）前記クラック検出用膜抵抗は前記分割予定領域に
沿って形成され且つ前記クラック検出用抵抗と前記分割
予定領域との距離が１ｍｍ以内であることを特徴とする
特許請求の範囲第１項記載の膜回路装置の製造方法。
（３）前記クラック検出用膜抵抗は５０Ω／□以上のシ
ート抵抗値を有するものであることを特徴とする特許請
求の範囲第１項又は第２項記載の膜回路装置の製造方法
。
（４）前記クラック検出用抵抗は前記膜回路を囲むよう
に配置されていることを特徴とする特許請求の範囲第１
項又は第２項又は第３項記載の膜回路装置の製造方法。
（５）前記単位回路基板は平面長方形の基板であり、前
記クラック検出用膜抵抗が前記長方形の長手方向に沿っ
て配置されていることを特徴とする特許請求の範囲第１
項又は第２項又は第３項又は第４項記載の膜回路装置の
製造方法。