JPH01225138A - 半導体集積回路装置の短絡モニタ - Google Patents
半導体集積回路装置の短絡モニタInfo
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- JPH01225138A JPH01225138A JP5225188A JP5225188A JPH01225138A JP H01225138 A JPH01225138 A JP H01225138A JP 5225188 A JP5225188 A JP 5225188A JP 5225188 A JP5225188 A JP 5225188A JP H01225138 A JPH01225138 A JP H01225138A
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- 239000002184 metal Substances 0.000 claims abstract description 34
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は半導体集積回路装置において、メタル層パター
ン間の短絡を検出するために半導体集積回路装置ととも
にウェハ内に形成された短絡モニタに関するものである
。
ン間の短絡を検出するために半導体集積回路装置ととも
にウェハ内に形成された短絡モニタに関するものである
。
(従来技術)
ポリシリコン層パターンを使用する半導体集積回路装置
においては、ポリシリコン層パターン上に層間絶縁膜が
形成され、その上にメタル層パターンが形成される。
においては、ポリシリコン層パターン上に層間絶縁膜が
形成され、その上にメタル層パターンが形成される。
メタル層パターンがポリシリコン層パターンを横切って
いる場合は、ポリシリコン層パターンのエツジ部分では
メタル層のエツチングが十分に行なわれず、メタル層が
残って隣接するメタル層パターン間が短絡することがあ
る。
いる場合は、ポリシリコン層パターンのエツジ部分では
メタル層のエツチングが十分に行なわれず、メタル層が
残って隣接するメタル層パターン間が短絡することがあ
る。
メタル層パターンの短絡の検査は目視によって行なわれ
ている。そのため、手間がかかり、かつ、判定しにくい
場合が多い、特に、ポリシリコン層パターンのエツジの
段差部分でのメタル層パターンの短絡はSEM (走査
形電子顕微鏡)でないと見えないため、不良解析に時間
がかかる。
ている。そのため、手間がかかり、かつ、判定しにくい
場合が多い、特に、ポリシリコン層パターンのエツジの
段差部分でのメタル層パターンの短絡はSEM (走査
形電子顕微鏡)でないと見えないため、不良解析に時間
がかかる。
(目的)
本発明は各チップ内に半導体集積回路装置を製造するプ
ロセスでメタル層パターンの短絡を槙出する短絡モニタ
を形成し、その短絡モニタを用いて複数のチップについ
て同時に短絡を電気的に検出することができるようにす
ることを目的とするものである。
ロセスでメタル層パターンの短絡を槙出する短絡モニタ
を形成し、その短絡モニタを用いて複数のチップについ
て同時に短絡を電気的に検出することができるようにす
ることを目的とするものである。
(構成)
本発明の短絡モニタは、半導体集積回路装置を製造する
際に各チップ内に形成され、ポリシリコン層パターン、
その上の層間絶縁膜及びその層間絶#膜上で前記ポリシ
リコン層パターンを横切って適当な間隔をもって形成さ
れた一対のメタル層パターンからなるモニタパターンと
、ダイシングラインを経由して複数のチップのモニタパ
ターンを接続する拡散層ラインとを備えている。
際に各チップ内に形成され、ポリシリコン層パターン、
その上の層間絶縁膜及びその層間絶#膜上で前記ポリシ
リコン層パターンを横切って適当な間隔をもって形成さ
れた一対のメタル層パターンからなるモニタパターンと
、ダイシングラインを経由して複数のチップのモニタパ
ターンを接続する拡散層ラインとを備えている。
複数のチップのモニタパターン間を接続するためにダイ
シングラインに拡散層ラインを形成しているのは、ダイ
シング工程における不都合をなくすためである。仮にダ
イシングラインにメタルラインを設けてチップのモニタ
パターンを接続するようにすれば、ダイシング刃にメタ
ルが付着したりするなど、悪影響が出るからである。
シングラインに拡散層ラインを形成しているのは、ダイ
シング工程における不都合をなくすためである。仮にダ
イシングラインにメタルラインを設けてチップのモニタ
パターンを接続するようにすれば、ダイシング刃にメタ
ルが付着したりするなど、悪影響が出るからである。
1個のチップ内のモニタパターンでメタル層パターンの
短絡を検査すると、ダイシングラインの拡散層ラインで
接続された複数のチップについて電気的に短絡を検査す
ることができる。
短絡を検査すると、ダイシングラインの拡散層ラインで
接続された複数のチップについて電気的に短絡を検査す
ることができる。
以下、実施例について具体的に説明する。
第1図は4チツプの半導体集積回路装置のパターンが形
成されたレティクルを用いて形成された半導体集積回路
装置のウェハの1ショット分を表わしたものである。
成されたレティクルを用いて形成された半導体集積回路
装置のウェハの1ショット分を表わしたものである。
1−1〜1−4はそれぞれ半導体集積回路装置のチップ
領域を表わしており、各チップ1−1〜1−4内には1
個ずつモニタパターン2が形成されている。モニタパタ
ーン2の位置は各チップ1−1〜1−4について同一位
置になるように設計する。各チップ1−1〜1−4内に
はモニタパターン2以外の本来の半導体集積回路装置が
形成されているが、図示は省略されている。
領域を表わしており、各チップ1−1〜1−4内には1
個ずつモニタパターン2が形成されている。モニタパタ
ーン2の位置は各チップ1−1〜1−4について同一位
置になるように設計する。各チップ1−1〜1−4内に
はモニタパターン2以外の本来の半導体集積回路装置が
形成されているが、図示は省略されている。
チップ1−1〜1−4の周囲はダイシングライン6で囲
まれて後に各チップ1−1〜1−4ごとに分離されるよ
うになっている。
まれて後に各チップ1−1〜1−4ごとに分離されるよ
うになっている。
モニタ用パターン2には、後で詳しく述べるように、短
絡を検査するための1対のメタル層パターンと、各メタ
ル層パターンに接続されるパッド3−1.3−2が形成
されている。
絡を検査するための1対のメタル層パターンと、各メタ
ル層パターンに接続されるパッド3−1.3−2が形成
されている。
ダイシングライン6にはP+拡散層又はN+拡散層によ
って一対の拡散層ライン4−1.4−2が形成されてお
り、これらの拡散層ライン4−1゜4−2と各チップ1
−1〜1−4のパッド3−1゜3−2が拡散層5−1.
5−2によって接続されている。
って一対の拡散層ライン4−1.4−2が形成されてお
り、これらの拡散層ライン4−1゜4−2と各チップ1
−1〜1−4のパッド3−1゜3−2が拡散層5−1.
5−2によって接続されている。
第2図及び第3図にモニタパターン2を拡大して詳細に
示す。
示す。
20はN形シリコン基板、10.10はフィールド酸化
膜、5−1.5−2はP膨拡散層である。
膜、5−1.5−2はP膨拡散層である。
フィールド酸化膜10.10上にはそれぞれポリシリコ
ン層パターン11.11が形成されている。
ン層パターン11.11が形成されている。
拡散層5−1.5−2の一部の領域以外は眉間絶縁膜2
1で被われ、その上からメタル層パターン3−1.3−
2.12−1.12−2が形成されている。
1で被われ、その上からメタル層パターン3−1.3−
2.12−1.12−2が形成されている。
メタル層パターンは、拡散W!l5−1に接続するよう
に形成されたパッド3−1と、パッド3−1につながり
ポリシリコン層パターン11.11を横切るように形成
された第1の櫛歯状パターン12−1と、拡散層5−2
に接続するように形成されたパッド3−2と、パッド3
−2につながりポリシリコン層パターン11.11を横
切るように形成された第2の櫛歯状パターン12−2と
を含んでいる。メタル層パターン12−1.12−2は
絶縁膜21で被覆されている。
に形成されたパッド3−1と、パッド3−1につながり
ポリシリコン層パターン11.11を横切るように形成
された第1の櫛歯状パターン12−1と、拡散層5−2
に接続するように形成されたパッド3−2と、パッド3
−2につながりポリシリコン層パターン11.11を横
切るように形成された第2の櫛歯状パターン12−2と
を含んでいる。メタル層パターン12−1.12−2は
絶縁膜21で被覆されている。
第1のメタル層パターン12−1と第2のメタル層パタ
ーン12−2は互いに平行で、等間隔を保って形成され
ている。メタル層パターン12−1.12−2の幅や間
隔は、半導体集積回路装置のメタル層パターンを形成す
る際のデザインルールに従って半導体集積回路装置内で
のメタル層パターンと同程度のサイズのものにすること
が好ましい。
ーン12−2は互いに平行で、等間隔を保って形成され
ている。メタル層パターン12−1.12−2の幅や間
隔は、半導体集積回路装置のメタル層パターンを形成す
る際のデザインルールに従って半導体集積回路装置内で
のメタル層パターンと同程度のサイズのものにすること
が好ましい。
拡散層5−1.5−2は、第1図に示されるように、ダ
イシングライン6の拡散層ライン4−1゜4−2を介し
て4個のチップ1−1〜1−4のモニタパターン2と接
続されている。
イシングライン6の拡散層ライン4−1゜4−2を介し
て4個のチップ1−1〜1−4のモニタパターン2と接
続されている。
本実施例において、もし、第2図に示されるようにAで
示されるようなメタル層が残った場合、メタル層パター
ン12−1と12−2の間で短絡が生じ、パッド5−1
.5−2間の導通によって短絡を検出することができる
。
示されるようなメタル層が残った場合、メタル層パター
ン12−1と12−2の間で短絡が生じ、パッド5−1
.5−2間の導通によって短絡を検出することができる
。
また、一対のパッド3−1.3−2に電圧を印加するこ
とにより、4個のチップ1−1〜1−4について同時に
メタル層パターン12−1.12−2間の短絡を検査す
ることができ、効率がよい。
とにより、4個のチップ1−1〜1−4について同時に
メタル層パターン12−1.12−2間の短絡を検査す
ることができ、効率がよい。
第4図(A)から同図(D)に一実施例のモニタパター
ンを形成する方法を説明する。
ンを形成する方法を説明する。
(A)半導体集積回路装置を製造するプロセスでN型シ
リコン基板20にフィールド酸化膜10゜lOとP+拡
散層5−1.5−2を形成する。
リコン基板20にフィールド酸化膜10゜lOとP+拡
散層5−1.5−2を形成する。
(B)ポリシリコン層を堆積し、写真製版とエツチング
によってフィールド酸化膜10.10上にそれぞれポリ
シリコン層パターン11.11を形成する。
によってフィールド酸化膜10.10上にそれぞれポリ
シリコン層パターン11.11を形成する。
(C)その上から層間絶縁膜21とする酸化膜を堆積し
、拡散層5−1.5−2上で後にパッドと接続させる領
域の層間絶縁膜21を除去する。
、拡散層5−1.5−2上で後にパッドと接続させる領
域の層間絶縁膜21を除去する。
その上からメタル層を堆積し、写真製版とエツチングに
よってポリシリコン層パターン11,11を横切るメタ
ル層パターン12−1.12−2とパッド3−1.3−
2を形成する。
よってポリシリコン層パターン11,11を横切るメタ
ル層パターン12−1.12−2とパッド3−1.3−
2を形成する。
(D)その上から保護膜となる酸化膜22を堆積し、パ
ッド3−1.3−2上の酸化膜22を除去する。
ッド3−1.3−2上の酸化膜22を除去する。
(効果)
本発明では各チップ内にメタル店パターンの短絡を検査
するモニタパターンを設けたので、メタル層パターンの
短絡を電気的に検査することができ、目視検査での手間
を省くことができる。
するモニタパターンを設けたので、メタル層パターンの
短絡を電気的に検査することができ、目視検査での手間
を省くことができる。
複数のチップのモニタパータンをダイシングラインの拡
散層ラインを利用して接続したので、複数のチップの短
絡検査を1回の検査で行なうことができ、検査効率がよ
い。
散層ラインを利用して接続したので、複数のチップの短
絡検査を1回の検査で行なうことができ、検査効率がよ
い。
第1図は一実施例を示す概略平面図、第2図は一実施例
のモニタパータンを拡大して示す平面図、第3図は第2
図のX−X線位置での断面図、第4図(A)から同図(
D)は一実施例のモニタパターンを形成する工程を示す
断面図である。 1−1〜1−4・・・・・・チップ領域。 2・・・・・・モニタパターン。 3−1.3−2・・・・・・パッド、 4−1.4−2・・・・・・拡散層ライン、5−1.5
−2・・・・・・拡散層、 6・・・・・・ダイシングライン。 lO・・・・・・フィールド酸化膜、 11・・・・・・ポリシリコン層パターン。 12−1.12−2・・・・・・メタル層パターン、2
1・・・・・・層間絶縁膜。
のモニタパータンを拡大して示す平面図、第3図は第2
図のX−X線位置での断面図、第4図(A)から同図(
D)は一実施例のモニタパターンを形成する工程を示す
断面図である。 1−1〜1−4・・・・・・チップ領域。 2・・・・・・モニタパターン。 3−1.3−2・・・・・・パッド、 4−1.4−2・・・・・・拡散層ライン、5−1.5
−2・・・・・・拡散層、 6・・・・・・ダイシングライン。 lO・・・・・・フィールド酸化膜、 11・・・・・・ポリシリコン層パターン。 12−1.12−2・・・・・・メタル層パターン、2
1・・・・・・層間絶縁膜。
Claims (1)
- (1)半導体集積回路装置を製造する際に各チップ内に
形成され、ポリシリコン層パターン、その上の層間絶縁
膜及びその層間絶縁膜上で前記ポリシリコン層パターン
を横切って適当な間隔をもって形成された一対のメタル
層パターンからなるモニタパターンと、ダイシングライ
ンを経由して複数のチップのモニタパターンを接続する
拡散層ラインとを備えた短絡モニタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5225188A JPH01225138A (ja) | 1988-03-03 | 1988-03-03 | 半導体集積回路装置の短絡モニタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5225188A JPH01225138A (ja) | 1988-03-03 | 1988-03-03 | 半導体集積回路装置の短絡モニタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01225138A true JPH01225138A (ja) | 1989-09-08 |
Family
ID=12909516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5225188A Pending JPH01225138A (ja) | 1988-03-03 | 1988-03-03 | 半導体集積回路装置の短絡モニタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01225138A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0430548A (ja) * | 1990-05-28 | 1992-02-03 | Fujitsu Ltd | 半導体装置及びその検査方法 |
US7372072B2 (en) * | 2004-12-15 | 2008-05-13 | Infineon Technologies Ag | Semiconductor wafer with test structure |
US8334533B2 (en) | 2005-03-16 | 2012-12-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
-
1988
- 1988-03-03 JP JP5225188A patent/JPH01225138A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0430548A (ja) * | 1990-05-28 | 1992-02-03 | Fujitsu Ltd | 半導体装置及びその検査方法 |
US7372072B2 (en) * | 2004-12-15 | 2008-05-13 | Infineon Technologies Ag | Semiconductor wafer with test structure |
US8334533B2 (en) | 2005-03-16 | 2012-12-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
US8673657B2 (en) | 2005-03-16 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
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