JPS6136845A - シングルチツプマイクロコンピユ−タ - Google Patents
シングルチツプマイクロコンピユ−タInfo
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- JPS6136845A JPS6136845A JP15826084A JP15826084A JPS6136845A JP S6136845 A JPS6136845 A JP S6136845A JP 15826084 A JP15826084 A JP 15826084A JP 15826084 A JP15826084 A JP 15826084A JP S6136845 A JPS6136845 A JP S6136845A
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- 238000013500 data storage Methods 0.000 claims 2
- 230000006870 function Effects 0.000 description 35
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G—PHYSICS
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-
- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理を行なうプロセッサと、高速のデー
タ転送の実行と制御するダイレクト・メモリ・アクセス
（ＤＭＡ）コントロール機能やダイナミックメモリのリ
フレッシュを制御する機能等の周辺機能を１チツプ上に
備えたマイクロコンピュータに係り、特にハードウェア
量を軽減することのできるシングルチップマイクロコン
ピュータに関するものである。
タ転送の実行と制御するダイレクト・メモリ・アクセス
（ＤＭＡ）コントロール機能やダイナミックメモリのリ
フレッシュを制御する機能等の周辺機能を１チツプ上に
備えたマイクロコンピュータに係り、特にハードウェア
量を軽減することのできるシングルチップマイクロコン
ピュータに関するものである。
一般に主記憶装置に終結されたユーザープログラム（命
令語及び演算データ）に従いデータ処理を行なうプロセ
ッサや主記憶装置間で大容量のデータ転送を制御するＤ
ＭＡコントローラや、ダイナミック・ランダム・アクセ
ス・メモリ（１）ＲＡＭ）のリフレッシュを制御するＤ
ＲＡＭリフレッシュコントローラあるいは、タイマ、シ
リアル入出力インターフェースといった周辺機能を、そ
れぞれ１チツプで構成した集積回路は既に知られている
。従って、ユーザーが前記プロセッサと前記周辺機能を
必要とするシステムを実現する為には、前記プロセッサ
と必要とする周辺機能を組み合わせて使用することにな
る。しかしながら、複数のチップを組み合わせてシステ
ムを構成するには、各機能の集積回路を結ぶ信号線が必
要となり、制御も複雑となる。
令語及び演算データ）に従いデータ処理を行なうプロセ
ッサや主記憶装置間で大容量のデータ転送を制御するＤ
ＭＡコントローラや、ダイナミック・ランダム・アクセ
ス・メモリ（１）ＲＡＭ）のリフレッシュを制御するＤ
ＲＡＭリフレッシュコントローラあるいは、タイマ、シ
リアル入出力インターフェースといった周辺機能を、そ
れぞれ１チツプで構成した集積回路は既に知られている
。従って、ユーザーが前記プロセッサと前記周辺機能を
必要とするシステムを実現する為には、前記プロセッサ
と必要とする周辺機能を組み合わせて使用することにな
る。しかしながら、複数のチップを組み合わせてシステ
ムを構成するには、各機能の集積回路を結ぶ信号線が必
要となり、制御も複雑となる。
これに対し、前記プロセッサを核として前記周辺機能を
必要に応じて１チツプ上に搭載し、単独で１つの機能を
有するシングルチップマイクロコンピュータは知られて
いるが、このシングルチップマイクロコンピュータはプ
ロセッサと周辺機能のハードウェアを〕チップ上に別個
独立に共存させて構成しているために１チツプのハード
ウェア量は、別個の独立したチップに形成したときと変
らず、１チツプとしてのハードウェア量はかえって増大
し、論理規模が増大するゆえに論理不良の発生率も増大
する結果となる。
必要に応じて１チツプ上に搭載し、単独で１つの機能を
有するシングルチップマイクロコンピュータは知られて
いるが、このシングルチップマイクロコンピュータはプ
ロセッサと周辺機能のハードウェアを〕チップ上に別個
独立に共存させて構成しているために１チツプのハード
ウェア量は、別個の独立したチップに形成したときと変
らず、１チツプとしてのハードウェア量はかえって増大
し、論理規模が増大するゆえに論理不良の発生率も増大
する結果となる。
このように従来のプロセッサと前記周辺機能の１つであ
るＤＭＡコントローラのシステム構成が第１２図に示さ
れている。すなわち、主記憶装置群１０、プロセッサ２
０、ＤＭＡコントローラ３０が、メモリバス５０を介し
て所定に配置されている。図において、２１は汎用レジ
スタ、２２は演算装置、２３はバッファレジスタ、３１
は周辺装置レジスタ、３２は演算回路、３３はデータバ
ッファレジスタである。第１の構成は、プロセッサ２０
及びＤＭＡコントローラ３ｏがそれぞれ独立したチップ
で構成される。第２の構成は前記プロセッサ２０及びＤ
ＭＡコントローラ３０が、独立して１チツプ上に共存し
て、１チツプ４０に構成される。一般に、前記プロセッ
サ２０の演算回路２２は各種の算術演算や論理演算等の
機能を有し、主記憶装置群１０に格納された命令語及び
演算データに従い所望の演算処理を行なう。また、ＤＭ
Ａコントローラ３０の演算回路３２は算術演算機能を有
し主記憶装置群を参照するアドレスの演算や転送語数の
演算を行なう。すなわち、前記演算回路２２の演算機能
は前記演算回路３２の演算機能を含んでいる。さらに、
メモリバス５０とデータの授受を行なう前記プロセッサ
のデータバッファレジスタ２３と前ｉｉ１！ＤＭＡコン
トローラのデータバッファレジスタ３３に関して、各々
のレジスタを構成している論理回路が司どる機能は同じ
て“ある。従って、前記プロセッサと前記ＤＭＡコント
ローラを１つのチップに独立に共存し形成し、前記チッ
プ４０を構成した場合、同じ機能を有する論理回路を重
複して構成するので、ハードウェア量が増大するばかり
でなく、論理規模が増大して１チップ当りの不良の発生
率が増大する結果となる。
るＤＭＡコントローラのシステム構成が第１２図に示さ
れている。すなわち、主記憶装置群１０、プロセッサ２
０、ＤＭＡコントローラ３０が、メモリバス５０を介し
て所定に配置されている。図において、２１は汎用レジ
スタ、２２は演算装置、２３はバッファレジスタ、３１
は周辺装置レジスタ、３２は演算回路、３３はデータバ
ッファレジスタである。第１の構成は、プロセッサ２０
及びＤＭＡコントローラ３ｏがそれぞれ独立したチップ
で構成される。第２の構成は前記プロセッサ２０及びＤ
ＭＡコントローラ３０が、独立して１チツプ上に共存し
て、１チツプ４０に構成される。一般に、前記プロセッ
サ２０の演算回路２２は各種の算術演算や論理演算等の
機能を有し、主記憶装置群１０に格納された命令語及び
演算データに従い所望の演算処理を行なう。また、ＤＭ
Ａコントローラ３０の演算回路３２は算術演算機能を有
し主記憶装置群を参照するアドレスの演算や転送語数の
演算を行なう。すなわち、前記演算回路２２の演算機能
は前記演算回路３２の演算機能を含んでいる。さらに、
メモリバス５０とデータの授受を行なう前記プロセッサ
のデータバッファレジスタ２３と前ｉｉ１！ＤＭＡコン
トローラのデータバッファレジスタ３３に関して、各々
のレジスタを構成している論理回路が司どる機能は同じ
て“ある。従って、前記プロセッサと前記ＤＭＡコント
ローラを１つのチップに独立に共存し形成し、前記チッ
プ４０を構成した場合、同じ機能を有する論理回路を重
複して構成するので、ハードウェア量が増大するばかり
でなく、論理規模が増大して１チップ当りの不良の発生
率が増大する結果となる。
本発明の目的は、バードウェア量を減少することのでき
るシングルチップマイクロコンピュータを提供すること
にある。
るシングルチップマイクロコンピュータを提供すること
にある。
本発明は、命令語を処理するプロセッサ部のデータ処理
と、各種周辺装置のデータ処理の両者における両機能の
重複する論理回路と単一化し、前記プロセッサ部のデー
タ処理と周辺装置のデータ処理を時分割に行なう手段を
用いて単一化した論理回路を時分割に共有することによ
り、ハードウェア量を減少させようというものである。
と、各種周辺装置のデータ処理の両者における両機能の
重複する論理回路と単一化し、前記プロセッサ部のデー
タ処理と周辺装置のデータ処理を時分割に行なう手段を
用いて単一化した論理回路を時分割に共有することによ
り、ハードウェア量を減少させようというものである。
以下１本発明の実施例について説明する。
第１図には、本発明に係る周辺機能を内蔵したプロセッ
サの概略構成図が示されている。
サの概略構成図が示されている。
図において、１チツプ１００上には、汎用レジスタ群２
１と、演算回路２２と、バッファレジスタ２３と、周辺
装置レジスタ３１とが形成されている。このバッファレ
ジスタ２３とマイクロプログラムアドレス制御装置ｉ６
１とはパスライン５０によって接続されている。また、
このマイクロプログラムアドレス制御装置６１には、マ
イクロプログラム記憶装置６２がパスラインによって接
続されている。
１と、演算回路２２と、バッファレジスタ２３と、周辺
装置レジスタ３１とが形成されている。このバッファレ
ジスタ２３とマイクロプログラムアドレス制御装置ｉ６
１とはパスライン５０によって接続されている。また、
このマイクロプログラムアドレス制御装置６１には、マ
イクロプログラム記憶装置６２がパスラインによって接
続されている。
第２図には本発明によるデータ処理をつかさどるプロセ
ッサ部の基本的な態様での構成とそのプロセッサにおけ
るデータ処理の流れが示されている。
ッサ部の基本的な態様での構成とそのプロセッサにおけ
るデータ処理の流れが示されている。
すなわち、マイクロプログラムアドレス制御装置６１、
マイクロプログラム記憶装置６２、マイクロ命令レジス
タ６３及び主記憶装置１０がらの命令語をデータバス５
１を介して一時記憶する命令レジスタ６４から成るマイ
クロプログラム記憶・制御装置ｆ６０と主記憶装置１ｏ
がらの命令語及び演算データに従って各種の演算処理を
行なう演算回路２２、演算したデータを格納する汎用レ
ジスタ群２１、複数の周辺装置が有するレジスタ群３４
、外部データバス５１に対してデータの入出力機能を具
備しデータを一時記憶するデータバッファレジスタ２３
］、外部アドレスバス５２に対してアドレス情報を出力
するアドレスバッファレジスタ２３２、さらに前記マイ
クロ命令レジスタ６３の出力であるマイクロ命令６７を
入力とし、前記演算回路２２を制御するデコーダ７１、
前記汎用レジスタ群２１と前記データバッファレジスタ
２３１及び前記アドレスバッファ２３２を制御するデコ
ーダ７２、及び前記マイクロ命令６７と前記外部アドレ
スバス５２を入力とし前記周辺装置のレジスタ群３４を
制御するレジスタデコーダ７３とによって構成されてい
る。これらには前記演算回路２２、汎用レジスタ群２１
、周辺装置レジスタ３４、データバッファレジスタ２３
１、アドレスバッファレジスタ２３２を結ぶ内部Ｘバス
８１、Ｙバス８２、Ｚバス８３、データバス５１及びア
ドレスバス５２が所定に配置されるようにしてなってい
る。データバス５１及びアドレスバス５２から構成され
るメモリバス５０を介して読み出される主記憶装置群１
０からの命令語はマイクロプログラム記憶・制御装置６
０で解読され。
マイクロプログラム記憶装置６２、マイクロ命令レジス
タ６３及び主記憶装置１０がらの命令語をデータバス５
１を介して一時記憶する命令レジスタ６４から成るマイ
クロプログラム記憶・制御装置ｆ６０と主記憶装置１ｏ
がらの命令語及び演算データに従って各種の演算処理を
行なう演算回路２２、演算したデータを格納する汎用レ
ジスタ群２１、複数の周辺装置が有するレジスタ群３４
、外部データバス５１に対してデータの入出力機能を具
備しデータを一時記憶するデータバッファレジスタ２３
］、外部アドレスバス５２に対してアドレス情報を出力
するアドレスバッファレジスタ２３２、さらに前記マイ
クロ命令レジスタ６３の出力であるマイクロ命令６７を
入力とし、前記演算回路２２を制御するデコーダ７１、
前記汎用レジスタ群２１と前記データバッファレジスタ
２３１及び前記アドレスバッファ２３２を制御するデコ
ーダ７２、及び前記マイクロ命令６７と前記外部アドレ
スバス５２を入力とし前記周辺装置のレジスタ群３４を
制御するレジスタデコーダ７３とによって構成されてい
る。これらには前記演算回路２２、汎用レジスタ群２１
、周辺装置レジスタ３４、データバッファレジスタ２３
１、アドレスバッファレジスタ２３２を結ぶ内部Ｘバス
８１、Ｙバス８２、Ｚバス８３、データバス５１及びア
ドレスバス５２が所定に配置されるようにしてなってい
る。データバス５１及びアドレスバス５２から構成され
るメモリバス５０を介して読み出される主記憶装置群１
０からの命令語はマイクロプログラム記憶・制御装置６
０で解読され。
解読内容に応じてマイクロ命令６７が順次読み出され、
デコーダ７１，７２．７３を介し各種の制御信号７０が
発生されたうえ、演算回路２２、汎用レジスタ２１、周
辺装置レジスタ３４、データバッファレジスタ２３１、
アドレスバッファレジスタ２３２に与えられるものであ
る。従って、マイクロプログラムとしてのマイクロ命令
を順次読み出すようにすれば、前記レジスタ群２１，３
４゜２３１及び２３２の中の任意のレジスタ間のデータ
転送、並びに各種の演算が可能となるわけである。また
、データバッファレジスタ２３１、アドレスバッファレ
ジスタ２３２はレジスタ群２１゜２４よりＸバス８１、
Ｙバス８２及びＺバス８３に読み出されたデータを一時
格納する他、前記メモリバス５０を介し主記憶装置１０
との間でデータの授受を行なうものである。
デコーダ７１，７２．７３を介し各種の制御信号７０が
発生されたうえ、演算回路２２、汎用レジスタ２１、周
辺装置レジスタ３４、データバッファレジスタ２３１、
アドレスバッファレジスタ２３２に与えられるものであ
る。従って、マイクロプログラムとしてのマイクロ命令
を順次読み出すようにすれば、前記レジスタ群２１，３
４゜２３１及び２３２の中の任意のレジスタ間のデータ
転送、並びに各種の演算が可能となるわけである。また
、データバッファレジスタ２３１、アドレスバッファレ
ジスタ２３２はレジスタ群２１゜２４よりＸバス８１、
Ｙバス８２及びＺバス８３に読み出されたデータを一時
格納する他、前記メモリバス５０を介し主記憶装置１０
との間でデータの授受を行なうものである。
第３図及び第４図は上記データ処理装置におけるデータ
処理の流れを示したものである。
処理の流れを示したものである。
一般に任意の１つの命令の実行時間に関して、命令語の
読み出しに要する時間Ｆ、内部の演算処理実行時間工及
びメモリバス５０を介してデータの授受を行なう為に要
する時間Ｍは同一ではなく、データ処理装置の規模や命
令語の処理内容等の条件によって異なるのが実状である
が、命令実行サイクル中に次命令層の先取りを行ない、
次命令の先読みサイクル中で内部のデータ処理を行なう
命令間でのパイプライン処理を行なうことにより、メモ
リバス５０を介して主記憶装置群１０から読み出される
任意の命令語に対して、第３図（Ａ）（Ｂ）（Ｃ）に示
すような命令語１，２．３の命令語処理を例にとれば、
そのデータ処理と実行時間の関係及び一連の命令語が処
理される時のメモリバス５０の占有の有無を示すメモリ
バスサイクルＢは第４図に示す如くなる。
読み出しに要する時間Ｆ、内部の演算処理実行時間工及
びメモリバス５０を介してデータの授受を行なう為に要
する時間Ｍは同一ではなく、データ処理装置の規模や命
令語の処理内容等の条件によって異なるのが実状である
が、命令実行サイクル中に次命令層の先取りを行ない、
次命令の先読みサイクル中で内部のデータ処理を行なう
命令間でのパイプライン処理を行なうことにより、メモ
リバス５０を介して主記憶装置群１０から読み出される
任意の命令語に対して、第３図（Ａ）（Ｂ）（Ｃ）に示
すような命令語１，２．３の命令語処理を例にとれば、
そのデータ処理と実行時間の関係及び一連の命令語が処
理される時のメモリバス５０の占有の有無を示すメモリ
バスサイクルＢは第４図に示す如くなる。
すなわち、命令の実行はメモリバスサイクルＢを単位と
して閉じており、従って通常、命令語処理より優先順位
の高い大容量のデータ転送を行なうＤＭＡコントロール
機能やダイナミックメモリのリフレッシュを行なうメモ
リリフレッシュ機能等の実行の為に、第４図に示す各メ
モリバスサイクルＢｉｊ（ｉ＝１．２．・・・；ｊ＝１
．２・・・）の間でメモリバス５０を時分割に割り当て
る。さらに、本データ処理装置は、命令語に従った各種
の演算やデータ転送等のデータ処理を行なうための第１
のマイクロ命令群を格納するマイクロプログラムの記憶
装置６２に、前記ＤＭＡコントロール機能のデータ処理
を制御する第２のマイクロ命令群及び前記メモリリフレ
ッシュ機能のデータ処理を制御する第３のマイクロ命令
群を共存して格納し、前記第１のマイクロ命令群と前記
第２のマイクロ命令群と前記第３のマイクロ命令群をそ
の要求に応じて時分割に読み出す。また前記第１のマイ
クロ命令群或は前記第２のマイクロ命令群或は前記第３
のマイクロ命令群の中から所望のデータ処理を行なう為
に読み出されたマイクロ命令６５を一時記憶するマイク
ロ命令レジスタ６３、各種の演算処理を行なう前記演算
回路２２、前記演算回路２２を制御する前記デコーダ７
１、前記汎用レジスタ群２１を制御する前記レジスタデ
コーダ７２、さらに前記データバス５１を介して授受さ
れるデータを一時記憶する前記データバッファレジスタ
２３１及びアドレス５２に出力するアドレス情報を一時
記憶する前記アドレスバッファレジスタ２３２を時分割
に共有する。
して閉じており、従って通常、命令語処理より優先順位
の高い大容量のデータ転送を行なうＤＭＡコントロール
機能やダイナミックメモリのリフレッシュを行なうメモ
リリフレッシュ機能等の実行の為に、第４図に示す各メ
モリバスサイクルＢｉｊ（ｉ＝１．２．・・・；ｊ＝１
．２・・・）の間でメモリバス５０を時分割に割り当て
る。さらに、本データ処理装置は、命令語に従った各種
の演算やデータ転送等のデータ処理を行なうための第１
のマイクロ命令群を格納するマイクロプログラムの記憶
装置６２に、前記ＤＭＡコントロール機能のデータ処理
を制御する第２のマイクロ命令群及び前記メモリリフレ
ッシュ機能のデータ処理を制御する第３のマイクロ命令
群を共存して格納し、前記第１のマイクロ命令群と前記
第２のマイクロ命令群と前記第３のマイクロ命令群をそ
の要求に応じて時分割に読み出す。また前記第１のマイ
クロ命令群或は前記第２のマイクロ命令群或は前記第３
のマイクロ命令群の中から所望のデータ処理を行なう為
に読み出されたマイクロ命令６５を一時記憶するマイク
ロ命令レジスタ６３、各種の演算処理を行なう前記演算
回路２２、前記演算回路２２を制御する前記デコーダ７
１、前記汎用レジスタ群２１を制御する前記レジスタデ
コーダ７２、さらに前記データバス５１を介して授受さ
れるデータを一時記憶する前記データバッファレジスタ
２３１及びアドレス５２に出力するアドレス情報を一時
記憶する前記アドレスバッファレジスタ２３２を時分割
に共有する。
第６図には、マイクロプログラム記憶・制御装置６０の
詳細が示されている。
詳細が示されている。
図において、命令語が主記憶装置１１０よりメモリバス
５０を介してマイクロプログラム記憶・制御装置６０に
読み出されれば、その命令語は命令語レジスタ６４に記
憶され、命令語が信号線６４ａを介し、マイクロプログ
ラムアドレス選択回路６１１で選択されマイクロプログ
ラムアドレスレジスタ６１２に一時記憶される。次に前
記マイクロプログラムアドレスレジスタ６１２に記憶さ
れたマイクロプログラムアドレス情報は信号ｉ！６６を
介してマイクロプログラムアドレスデコーダ６２１に入
力され、マイクロプログラム記憶部６２２をアクセスし
て、主記憶装置１０から読み出された命令語に対応する
マイクロプログラム群を順次読み出し、マイクロ命令レ
ジスタ６３に一時記憶されるようになっている。このよ
うにして順次読み出されたマイクロ命令を実行してゆき
、命令語に対応する一連のマイクロ命令を実行中に外部
より信号線１ａを介し−７Ｄ Ｍ Ａコントロール機能
或はメモリリフレッシュ機能のデータ処理の要求がマイ
クロプログラム記憶・制御装置１６０に入力されると、
マイクロプログラムアドレス発生器６１４が前記要求に
対するデータ処理を実行するためのマイクロプログラム
の第１番目のエントリマイクロ命令が記憶されているマ
イクロプログラムアドレスを発生し、信号線６４Ｇがア
ドレス選択回路６１１で選択されアドレスレジスタ６１
２に記憶される。この時マイクロ命令レジスタ６３から
信号線６４ｂを介して帰還された命令語を処理するため
の次マイクロプログラムアドレスは一時的にマイクロプ
ログラムアドレス退避レジスタ６１３に記憶され、所望
の周辺機能のデータ処理が終了後、退避されたマイクロ
プログラムアドレスが再びマイクロプログラムアドレス
レジスタ６１２に復帰し命令語に対応するマイクロ命令
の読み出しを再び開始する。
５０を介してマイクロプログラム記憶・制御装置６０に
読み出されれば、その命令語は命令語レジスタ６４に記
憶され、命令語が信号線６４ａを介し、マイクロプログ
ラムアドレス選択回路６１１で選択されマイクロプログ
ラムアドレスレジスタ６１２に一時記憶される。次に前
記マイクロプログラムアドレスレジスタ６１２に記憶さ
れたマイクロプログラムアドレス情報は信号ｉ！６６を
介してマイクロプログラムアドレスデコーダ６２１に入
力され、マイクロプログラム記憶部６２２をアクセスし
て、主記憶装置１０から読み出された命令語に対応する
マイクロプログラム群を順次読み出し、マイクロ命令レ
ジスタ６３に一時記憶されるようになっている。このよ
うにして順次読み出されたマイクロ命令を実行してゆき
、命令語に対応する一連のマイクロ命令を実行中に外部
より信号線１ａを介し−７Ｄ Ｍ Ａコントロール機能
或はメモリリフレッシュ機能のデータ処理の要求がマイ
クロプログラム記憶・制御装置１６０に入力されると、
マイクロプログラムアドレス発生器６１４が前記要求に
対するデータ処理を実行するためのマイクロプログラム
の第１番目のエントリマイクロ命令が記憶されているマ
イクロプログラムアドレスを発生し、信号線６４Ｇがア
ドレス選択回路６１１で選択されアドレスレジスタ６１
２に記憶される。この時マイクロ命令レジスタ６３から
信号線６４ｂを介して帰還された命令語を処理するため
の次マイクロプログラムアドレスは一時的にマイクロプ
ログラムアドレス退避レジスタ６１３に記憶され、所望
の周辺機能のデータ処理が終了後、退避されたマイクロ
プログラムアドレスが再びマイクロプログラムアドレス
レジスタ６１２に復帰し命令語に対応するマイクロ命令
の読み出しを再び開始する。
第６図には第３図（Ａ）（Ｂ）（ｃ）に示される命令１
１１１，２．３を連続して実行する場合の命令語処理の
実行手順を示したものである。第４図における各メモリ
バスサイクルＢｉｊ或は内部演算サイクルエｉｊ毎にメ
モリリフレッシュ及びＤＭＡの要求をサンプルし、要求
が有れば所望のデータ処理を実行手順に従い処理し、一
連の命令語が実行される。第７（Ａ）図及び第７（Ｂ）
図は上記メモリリフレッシュのデータ処理及びＤＭＡコ
ントロールデータ処理の実行手順をそれぞれ示したもの
であり、本実施例はメモリリフレッシュデータ処理がＤ
ＭＡコントロールのデータ処理よ榮シ リ実行優先順位を高くなるようにその手順を定めている
。このように命令語を順次実行するためのマイクロプロ
グラムを、同一のマイクロプログラム記憶・制御装置に
共存して格納し、マイクロプログラムアドレスレジスタ
、マイクロ命令レジスタ及びそれらを結ぶ信号線を共有
にしている。また、上記マイクロプログラムに格納され
たマイクロ命令を命令語処理、ＤＭＡデータ処理、メモ
リリフレッシュデータ処理を前述したメモリバスサイク
ルＢ毎に時分割に実行してゆく。さらに、従来プロセッ
サ部と前記周辺装置間で授受されていた信号線３ａ、３
ｂ及びそれに伴なう複雑な制御回路を一掃し単純なもの
としている。
１１１，２．３を連続して実行する場合の命令語処理の
実行手順を示したものである。第４図における各メモリ
バスサイクルＢｉｊ或は内部演算サイクルエｉｊ毎にメ
モリリフレッシュ及びＤＭＡの要求をサンプルし、要求
が有れば所望のデータ処理を実行手順に従い処理し、一
連の命令語が実行される。第７（Ａ）図及び第７（Ｂ）
図は上記メモリリフレッシュのデータ処理及びＤＭＡコ
ントロールデータ処理の実行手順をそれぞれ示したもの
であり、本実施例はメモリリフレッシュデータ処理がＤ
ＭＡコントロールのデータ処理よ榮シ リ実行優先順位を高くなるようにその手順を定めている
。このように命令語を順次実行するためのマイクロプロ
グラムを、同一のマイクロプログラム記憶・制御装置に
共存して格納し、マイクロプログラムアドレスレジスタ
、マイクロ命令レジスタ及びそれらを結ぶ信号線を共有
にしている。また、上記マイクロプログラムに格納され
たマイクロ命令を命令語処理、ＤＭＡデータ処理、メモ
リリフレッシュデータ処理を前述したメモリバスサイク
ルＢ毎に時分割に実行してゆく。さらに、従来プロセッ
サ部と前記周辺装置間で授受されていた信号線３ａ、３
ｂ及びそれに伴なう複雑な制御回路を一掃し単純なもの
としている。
また、実施例は、各種演算を制御する演算制御デコーダ
７１及び汎用レジスタ群を制御するレジスタデコーダを
共有している。
７１及び汎用レジスタ群を制御するレジスタデコーダを
共有している。
第８図にはレジスタデコーダの共有に関し、その要部の
一例の構成を示したものである。第８図では汎用レジス
タ群２１及び周辺装置レジスタ群３４におけるレジスタ
数を各々３なる簡単な例を示している。図において、デ
コーダ７２０はマイクロ命令レジスタ６３の出力の一部
である信号６３ａ及び６３ｂを入力とし、レジスタ群２
１に配されたレジスタＲ８１，Ｒ１゜、Ｒ□１を指定す
るか戒はレジスタ群３４に配されたレジスタＸ０． Ｘ
ｌ。。
一例の構成を示したものである。第８図では汎用レジス
タ群２１及び周辺装置レジスタ群３４におけるレジスタ
数を各々３なる簡単な例を示している。図において、デ
コーダ７２０はマイクロ命令レジスタ６３の出力の一部
である信号６３ａ及び６３ｂを入力とし、レジスタ群２
１に配されたレジスタＲ８１，Ｒ１゜、Ｒ□１を指定す
るか戒はレジスタ群３４に配されたレジスタＸ０． Ｘ
ｌ。。
Ｘ、１を指定するためのデコーダ回路である。デコーダ
回路７２０で生成されたレジスタ制御信号群７２１は、
マイクロ命令レジスタ６３の出力信号６３Ｇと共にデコ
ーダ７２２の入力となり、所定のデコーダによりデコー
ドされ信号線７２３を生成する。ここで前記デコーダ７
２０は汎用レジスタ群２１及び周辺装置レジスタ群３４
を制御するための信号７２３を得るために共有して使用
する論理回路であり、同様に信号線６３ａ、６３ｂも共
有している。また、第８図においてデコーダがランダム
ゲートで示しであるがＰ Ｌ Ａ （Ｐｒｏｇｒａｍａ
−ｂｌｅ Ｌｏｇｌｃ Ａｒｒａｙ）の様な規則論理を
用いて、デコーダ７２０及び７２２を一体化して構成す
ることも同様に可能である。
回路７２０で生成されたレジスタ制御信号群７２１は、
マイクロ命令レジスタ６３の出力信号６３Ｇと共にデコ
ーダ７２２の入力となり、所定のデコーダによりデコー
ドされ信号線７２３を生成する。ここで前記デコーダ７
２０は汎用レジスタ群２１及び周辺装置レジスタ群３４
を制御するための信号７２３を得るために共有して使用
する論理回路であり、同様に信号線６３ａ、６３ｂも共
有している。また、第８図においてデコーダがランダム
ゲートで示しであるがＰ Ｌ Ａ （Ｐｒｏｇｒａｍａ
−ｂｌｅ Ｌｏｇｌｃ Ａｒｒａｙ）の様な規則論理を
用いて、デコーダ７２０及び７２２を一体化して構成す
ることも同様に可能である。
さらに１本実施例ではレジスタを指定する制御信号６３
ａ、６３ｂ、６３ｃが上述の如く共有されている為、他
の実施例として、第９図に示すように前記レジスタＲ。
ａ、６３ｂ、６３ｃが上述の如く共有されている為、他
の実施例として、第９図に示すように前記レジスタＲ。
１． Ｒ，、、Ｒ１，、Ｘｏｌ、 Ｘ、、。
Ｘ１１に対応してレジスタアドレスを割り当てるアドレ
スデコーダ７２４を構成することで前記レジスタＲ０８
，Ｒ１゜、Ｒ１１，Ｘ、、、Ｘ、。、Ｘｌ、をＲＡＭ（
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ２００
として構成し、汎用レジスタ群２１と周辺装置レジスタ
群３４を前記ＲＡ Ｍ ２００に共存して配置し、前記
レジスタ群を小型に構成することもできる。
スデコーダ７２４を構成することで前記レジスタＲ０８
，Ｒ１゜、Ｒ１１，Ｘ、、、Ｘ、。、Ｘｌ、をＲＡＭ（
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ２００
として構成し、汎用レジスタ群２１と周辺装置レジスタ
群３４を前記ＲＡ Ｍ ２００に共存して配置し、前記
レジスタ群を小型に構成することもできる。
また１本実施例は、各種の演算を実行する演算回路２２
を共有している。一般にＤＭＡ転送やメモリリフレッシ
ュを実行するための各種演算は簡単な算術演算であり、
命令語を実行するために必要とする算術論理演算機能に
全て含まれる。この点で、前記３系統の演算に対して演
算回路を共通化し、演算の実行を時分割に行なうことで
、１っの演算回路を共有することが可能となる。この時
、演算と時分割に実行する為の制御は特に必要なく、マ
イクロプログラム記憶・制御装置より時分割に読み出さ
れた前記３系統のマイクロ命令を実行することが、演算
装置は時分割に制御されることになる。・第１０図及び
第１１図は、前記３系統のデータ処理の様子を示すもの
であり、汎用レジスタＲ，，，Ｒ工。、周辺装置レジス
タＸ０１、演算回路２２、Ｘバス８１、Ｙバス８２、Ｚ
バス８３及び８個のスイッチ８１〜Ｓ８が第１０図に示
す如く配置されている。また、第１１図は、−例として
レジスタＲ０、の内容（ａ）としてレジスタＲ１゜の内
容（、、ｂ）を加算しくａ十ｂ）をレジスタＲ０□に格
納する命令語処理レジスタＸ０１の内容（ｒ）を１だけ
サインクリメントして（ｒ＋１）を再びレジスタＸ。１
に格納する周辺機能のデータ処理の両者のデータの流れ
と制御を時系列に示したものである。ここで、第１０図
に示されているＸバス８１゜Ｙバス８２、Ｚバス８３は
、プリチャージバスでも実現される。
を共有している。一般にＤＭＡ転送やメモリリフレッシ
ュを実行するための各種演算は簡単な算術演算であり、
命令語を実行するために必要とする算術論理演算機能に
全て含まれる。この点で、前記３系統の演算に対して演
算回路を共通化し、演算の実行を時分割に行なうことで
、１っの演算回路を共有することが可能となる。この時
、演算と時分割に実行する為の制御は特に必要なく、マ
イクロプログラム記憶・制御装置より時分割に読み出さ
れた前記３系統のマイクロ命令を実行することが、演算
装置は時分割に制御されることになる。・第１０図及び
第１１図は、前記３系統のデータ処理の様子を示すもの
であり、汎用レジスタＲ，，，Ｒ工。、周辺装置レジス
タＸ０１、演算回路２２、Ｘバス８１、Ｙバス８２、Ｚ
バス８３及び８個のスイッチ８１〜Ｓ８が第１０図に示
す如く配置されている。また、第１１図は、−例として
レジスタＲ０、の内容（ａ）としてレジスタＲ１゜の内
容（、、ｂ）を加算しくａ十ｂ）をレジスタＲ０□に格
納する命令語処理レジスタＸ０１の内容（ｒ）を１だけ
サインクリメントして（ｒ＋１）を再びレジスタＸ。１
に格納する周辺機能のデータ処理の両者のデータの流れ
と制御を時系列に示したものである。ここで、第１０図
に示されているＸバス８１゜Ｙバス８２、Ｚバス８３は
、プリチャージバスでも実現される。
さらに本実施例は５外部メモリバス５０とデータの授受
をつかさどるアドレスバッファレジスタ２３２及びデー
タバッファレジスタ２３１を共有している。前記の如く
命令語処理と周辺機能のデータ処理は時分割に読み出さ
れたマイクロプラグラムで順次制御され、かつメモリバ
ス５０も時分割で共有して使用する構成を取っているた
め、共有されたアドレスバッファレジスタ２３２及びデ
ータバッファレジスタ２３１はメモリバスサイクルＢ毎
にメモリバス５０を介して主記憶装置群１０とデータの
授受を行なうことができる。
をつかさどるアドレスバッファレジスタ２３２及びデー
タバッファレジスタ２３１を共有している。前記の如く
命令語処理と周辺機能のデータ処理は時分割に読み出さ
れたマイクロプラグラムで順次制御され、かつメモリバ
ス５０も時分割で共有して使用する構成を取っているた
め、共有されたアドレスバッファレジスタ２３２及びデ
ータバッファレジスタ２３１はメモリバスサイクルＢ毎
にメモリバス５０を介して主記憶装置群１０とデータの
授受を行なうことができる。
さらに、汎用レジスタ群２１、周辺装置レジスタ群３４
、演算装置２２、データバッファレジスタ２３１及びア
ドレスバッファレジスタ２３２を結ぶ、前記Ｘバス８１
、Ｙバス８２、Ｚバス８３の各内部データバスも時分割
に共有している。
、演算装置２２、データバッファレジスタ２３１及びア
ドレスバッファレジスタ２３２を結ぶ、前記Ｘバス８１
、Ｙバス８２、Ｚバス８３の各内部データバスも時分割
に共有している。
以上説明したように本実施例は、命令語処理とＤＡＭコ
ントロール機能やメモリリフレッシュコントロール機能
を有する周辺装置のデータ処理を時分割に部分処理を行
なうようになしたものである。
ントロール機能やメモリリフレッシュコントロール機能
を有する周辺装置のデータ処理を時分割に部分処理を行
なうようになしたものである。
従って、本実施例によれば、各種の演算やデータ転送の
データ処理を制御するマイクロ命令を格納するマイクロ
プログラム記憶・制御装置６ｏに前記ＤＭＡコントロー
ルやメモリリフレッシュコントロール等の周辺機能のデ
ータ処理を制御するマイクロ命令を共存して格納し、ま
た前記マイクロ命令を一時記憶するマイクロ命令レジス
タ６３、各種の演算処理を行なう演算回路２２、前記演
算回路２２を制御するデコーダ７１、汎用レジスタ群２
１を制御するレジスタデコーダ７２．さらにデータバス
５１を介して授受されるデータを一時記憶するデータバ
ッファレジスタ２３１及びアドレスバス５２に対して出
力するアドレス情報を一時記憶するアドレスバッファ２
３２を共有することが可能であるので、前記周辺機能と
前記プロセッサを周一のチップ上に構成した場合、従来
の構成に比べ、ハードウェアの物量が極めて軽減でき全
体としてコストパフォーマンスの高いデータ処理装置を
提供することができるという効果がある。
データ処理を制御するマイクロ命令を格納するマイクロ
プログラム記憶・制御装置６ｏに前記ＤＭＡコントロー
ルやメモリリフレッシュコントロール等の周辺機能のデ
ータ処理を制御するマイクロ命令を共存して格納し、ま
た前記マイクロ命令を一時記憶するマイクロ命令レジス
タ６３、各種の演算処理を行なう演算回路２２、前記演
算回路２２を制御するデコーダ７１、汎用レジスタ群２
１を制御するレジスタデコーダ７２．さらにデータバス
５１を介して授受されるデータを一時記憶するデータバ
ッファレジスタ２３１及びアドレスバス５２に対して出
力するアドレス情報を一時記憶するアドレスバッファ２
３２を共有することが可能であるので、前記周辺機能と
前記プロセッサを周一のチップ上に構成した場合、従来
の構成に比べ、ハードウェアの物量が極めて軽減でき全
体としてコストパフォーマンスの高いデータ処理装置を
提供することができるという効果がある。
以上説明したように１本発明によれば、ハードウェア量
を減少することができる。
を減少することができる。
第１図は本発明の実施例を示す周辺機能を内蔵したプロ
セッサの構成の概略図、第２図は第１図図示実施例の詳
細図、第３図は命令の構成を示した図、第４図は命令の
処理の流れを示した図、第５図は命令語処理と周辺装置
のデータ処理に関するマイクロプログラム制御を説明す
る図、第６図は命令語処理の流れを示した図、第７図は
リフレッシュ及びＤＭＡの両者のデータ処理を示した図
、第８図はレジスタデコーダの共有を示した図、第９図
はレジスタ群をＲＡＭに集約した事を示す図、第１０図
は演算装置を共有した図、第１１図は命令語処理と周辺
機能のデータ処理の様子を示した図、第１２図は従来の
プロセッサとＤＭＡコントローラを含むシステム構成図
である。 ２１・・・汎用レジスタ、２２・・・演算装置、３１・
・・周辺装置レジスタ、６０・・・マイクロプログラム
記憶・制御装置、６３・・・マイクロ命令レジスタ、６
４・・・命令語レジスタ、７１・・・演算制御レジスタ
、７２・・・汎用レジスタデコーダ、２３１・・・デー
タバッファレジスタ、２３２・・・アドレスバッファレ
ジスタ、６１１・・・マイクロ命令アドレス選択回路、
６１２・・・マイクロプログラムアドレスレジスタ、゛
６１３・・・マイクロプログラムアドレス退避レジ
スタ、６１４・・・マイクロプログラムアドレス発生器
。
セッサの構成の概略図、第２図は第１図図示実施例の詳
細図、第３図は命令の構成を示した図、第４図は命令の
処理の流れを示した図、第５図は命令語処理と周辺装置
のデータ処理に関するマイクロプログラム制御を説明す
る図、第６図は命令語処理の流れを示した図、第７図は
リフレッシュ及びＤＭＡの両者のデータ処理を示した図
、第８図はレジスタデコーダの共有を示した図、第９図
はレジスタ群をＲＡＭに集約した事を示す図、第１０図
は演算装置を共有した図、第１１図は命令語処理と周辺
機能のデータ処理の様子を示した図、第１２図は従来の
プロセッサとＤＭＡコントローラを含むシステム構成図
である。 ２１・・・汎用レジスタ、２２・・・演算装置、３１・
・・周辺装置レジスタ、６０・・・マイクロプログラム
記憶・制御装置、６３・・・マイクロ命令レジスタ、６
４・・・命令語レジスタ、７１・・・演算制御レジスタ
、７２・・・汎用レジスタデコーダ、２３１・・・デー
タバッファレジスタ、２３２・・・アドレスバッファレ
ジスタ、６１１・・・マイクロ命令アドレス選択回路、
６１２・・・マイクロプログラムアドレスレジスタ、゛
６１３・・・マイクロプログラムアドレス退避レジ
スタ、６１４・・・マイクロプログラムアドレス発生器
。
Claims (1)
- １、主記憶装置から順次読み出される命令語或は他の入
出力装置から与えられた命令語に従つて順次データ処理
を実行する中央処理装置と、自身以外の装置より実行開
始の信号を得ると所望のデータ処理を行なう周辺装置を
備えたシングルチツプマイクロコンピユータにおいて、
前記中央処理装置と１つ或はそれ以上の前記周辺装置を
同一のチツプ上に設け、前記中央処理装置の演算回路と
前記周辺装置の演算回路を前記中央処理装置のデータ記
憶部と制御する制御回路と前記周辺装置のデータ記憶部
と制御する制御回路ならびに前記中央処理装置のアドレ
スバツフアと前記周辺装置のアドレスバツフアとを共通
にし時分割に共有して両者のデータ処理を行なうように
したことを特徴とするシングルチツプマイクロコンピユ
ータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158260A JP2618223B2 (ja) | 1984-07-27 | 1984-07-27 | シングルチツプマイクロコンピユータ |
| KR1019850005371A KR900005284B1 (ko) | 1984-07-27 | 1985-07-26 | 마이크로 컴퓨터 |
| DE8585109417T DE3579862D1 (de) | 1984-07-27 | 1985-07-26 | Mikrorechner. |
| EP85109417A EP0169577B1 (en) | 1984-07-27 | 1985-07-26 | Microcomputer |
| US06/760,180 US4740892A (en) | 1984-07-27 | 1985-07-29 | Microcomputer having peripheral functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158260A JP2618223B2 (ja) | 1984-07-27 | 1984-07-27 | シングルチツプマイクロコンピユータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6136845A true JPS6136845A (ja) | 1986-02-21 |
| JP2618223B2 JP2618223B2 (ja) | 1997-06-11 |
Family
ID=15667729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59158260A Expired - Lifetime JP2618223B2 (ja) | 1984-07-27 | 1984-07-27 | シングルチツプマイクロコンピユータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4740892A (ja) |
| EP (1) | EP0169577B1 (ja) |
| JP (1) | JP2618223B2 (ja) |
| KR (1) | KR900005284B1 (ja) |
| DE (1) | DE3579862D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226257A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 演算処理装置 |
| US5018098A (en) * | 1987-05-07 | 1991-05-21 | Fujitsu Limited | Data transfer controlling apparatus for direct memory access |
| IT1205093B (it) * | 1987-06-25 | 1989-03-10 | Presidenzha Del Consiglio Dei | Unita' di elaborazione di tipo integrato specialmente utilizzabile in sistemi per il riconoscimento del parlato continuo |
| JP3265582B2 (ja) * | 1991-02-27 | 2002-03-11 | 日本電気株式会社 | マイクロコンピュータ |
| AU1587592A (en) | 1991-03-18 | 1992-10-21 | Echelon Corporation | Networked variables |
| US5206935A (en) * | 1991-03-26 | 1993-04-27 | Sinks Rod G | Apparatus and method for fast i/o data transfer in an intelligent cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5014243A (ja) * | 1973-06-06 | 1975-02-14 | ||
| JPS54138354A (en) * | 1978-04-20 | 1979-10-26 | Oki Electric Ind Co Ltd | Microprocessor unit |
| JPS5850367A (ja) * | 1981-09-18 | 1983-03-24 | Matsushita Electric Ind Co Ltd | ガス流量調節装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4050058A (en) * | 1973-12-26 | 1977-09-20 | Xerox Corporation | Microprocessor with parallel operation |
| US4181938A (en) * | 1975-10-15 | 1980-01-01 | Tokyo Shibaura Electric Co., Ltd. | Processor device |
| JPS52116131A (en) * | 1976-03-26 | 1977-09-29 | Toshiba Corp | Microprogram instruction control unit |
| US4339793A (en) * | 1976-12-27 | 1982-07-13 | International Business Machines Corporation | Function integrated, shared ALU processor apparatus and method |
| US4348720A (en) * | 1979-08-31 | 1982-09-07 | Bell Telephone Laboratories, Incorporated | Microcomputer arranged for direct memory access |
| JPS58192148A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 演算処理装置 |
-
1984
- 1984-07-27 JP JP59158260A patent/JP2618223B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-26 KR KR1019850005371A patent/KR900005284B1/ko not_active IP Right Cessation
- 1985-07-26 DE DE8585109417T patent/DE3579862D1/de not_active Expired - Lifetime
- 1985-07-26 EP EP85109417A patent/EP0169577B1/en not_active Expired - Lifetime
- 1985-07-29 US US06/760,180 patent/US4740892A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5014243A (ja) * | 1973-06-06 | 1975-02-14 | ||
| JPS54138354A (en) * | 1978-04-20 | 1979-10-26 | Oki Electric Ind Co Ltd | Microprocessor unit |
| JPS5850367A (ja) * | 1981-09-18 | 1983-03-24 | Matsushita Electric Ind Co Ltd | ガス流量調節装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0169577A3 (en) | 1986-11-26 |
| JP2618223B2 (ja) | 1997-06-11 |
| DE3579862D1 (de) | 1990-10-31 |
| US4740892A (en) | 1988-04-26 |
| KR860001379A (ko) | 1986-02-26 |
| EP0169577B1 (en) | 1990-09-26 |
| KR900005284B1 (ko) | 1990-07-27 |
| EP0169577A2 (en) | 1986-01-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |