JPH05204866A - マルチｃｐｕシステムのデータ交換方式 - Google Patents
マルチｃｐｕシステムのデータ交換方式Info
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- JPH05204866A JPH05204866A JP4012514A JP1251492A JPH05204866A JP H05204866 A JPH05204866 A JP H05204866A JP 4012514 A JP4012514 A JP 4012514A JP 1251492 A JP1251492 A JP 1251492A JP H05204866 A JPH05204866 A JP H05204866A
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- data
- cpu unit
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Abstract
(57)【要約】
【目的】データ交換が共有メモリを意識せずに行え、プ
ログラム作成が容易なＣＰＵマルチシステムのデータ交
換方式を提供するにある。 【構成】マルチＣＰＵシステムを構成する二つのＣＰＵ
ユニットはデータ交換用パラメータを夫々設定してお
り、このデータ交換用パラメータは一方のＣＰＵユニッ
トの書込みワード数Ａ及び書込み先頭アドレスＢと、他
方のＣＰＵユニットの書込みワード数Ｃ及び書込み先頭
アドレスＤからなる。両ＣＰＵユニットはこれらのデー
タ交換用パラメータに基づいて共有メモリを介して演算
メモリの書き込み領域のデータを相手のＣＰＵユニット
の演算メモリに複写させることができ、互いの演算結果
が恰も自己の演算メモリに格納されたように使用するこ
とができる。
ログラム作成が容易なＣＰＵマルチシステムのデータ交
換方式を提供するにある。 【構成】マルチＣＰＵシステムを構成する二つのＣＰＵ
ユニットはデータ交換用パラメータを夫々設定してお
り、このデータ交換用パラメータは一方のＣＰＵユニッ
トの書込みワード数Ａ及び書込み先頭アドレスＢと、他
方のＣＰＵユニットの書込みワード数Ｃ及び書込み先頭
アドレスＤからなる。両ＣＰＵユニットはこれらのデー
タ交換用パラメータに基づいて共有メモリを介して演算
メモリの書き込み領域のデータを相手のＣＰＵユニット
の演算メモリに複写させることができ、互いの演算結果
が恰も自己の演算メモリに格納されたように使用するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラに用いるマルチＣＰＵシステムのデータ交換方式
に関する。
ローラに用いるマルチＣＰＵシステムのデータ交換方式
に関する。
【０００２】
【従来の技術】従来のマルチＣＰＵシステムでは、互い
のＣＰＵユニットがデータ交換を行う場合、共有メモリ
を意識するようなユーザプログラムの介在により行って
いた。
のＣＰＵユニットがデータ交換を行う場合、共有メモリ
を意識するようなユーザプログラムの介在により行って
いた。
【０００３】
【発明が解決しようとする課題】上記のような従来のデ
ータ交換方法では、ユーザプログラムの作成が難しいと
いう問題があった。本発明は、上述の問題点に鑑みて為
されたもので、その目的とするところはデータ交換が共
有メモリを意識せずに行え、プログラム作成が容易なＣ
ＰＵマルチシステムのデータ交換方式を提供するにあ
る。
ータ交換方法では、ユーザプログラムの作成が難しいと
いう問題があった。本発明は、上述の問題点に鑑みて為
されたもので、その目的とするところはデータ交換が共
有メモリを意識せずに行え、プログラム作成が容易なＣ
ＰＵマルチシステムのデータ交換方式を提供するにあ
る。
【０００４】
【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の発明は、二つのＣＰＵユニットを
備えるとともにこれらＣＰＵユニットがＩ／Ｏバスをア
クセスする際に使用権を調停する手段を備えたマルチＣ
ＰＵシステムにおいて、両ＣＰＵユニットの演算データ
を交換するための共有メモリを備え、夫々のＣＰＵユニ
ットに設定されたデータ交換用パラメータに基づいて、
毎スキャン演算データを共有メモリを介してデータ交換
するものである。
めに、請求項１記載の発明は、二つのＣＰＵユニットを
備えるとともにこれらＣＰＵユニットがＩ／Ｏバスをア
クセスする際に使用権を調停する手段を備えたマルチＣ
ＰＵシステムにおいて、両ＣＰＵユニットの演算データ
を交換するための共有メモリを備え、夫々のＣＰＵユニ
ットに設定されたデータ交換用パラメータに基づいて、
毎スキャン演算データを共有メモリを介してデータ交換
するものである。
【０００５】また請求項２記載の発明は、二つのＣＰＵ
ユニットを備え、これらＣＰＵユニットがＩ／Ｏバスを
アクセスする際に使用権を調停する手段を備えたマルチ
ＣＰＵシステムにおいて、両ＣＰＵユニットの演算デー
タを交換するための共有メモリを備え、夫々のＣＰＵユ
ニットに設定されたデータ交換用専用命令のタイミング
のみ共有メモリを介してデータ交換を行うものである。
ユニットを備え、これらＣＰＵユニットがＩ／Ｏバスを
アクセスする際に使用権を調停する手段を備えたマルチ
ＣＰＵシステムにおいて、両ＣＰＵユニットの演算デー
タを交換するための共有メモリを備え、夫々のＣＰＵユ
ニットに設定されたデータ交換用専用命令のタイミング
のみ共有メモリを介してデータ交換を行うものである。
【０００６】
【作用】而して請求項１記載の発明によれば、ユーザは
データリンク用パラメータを設定するだけで、データ交
換用の共有メモリを意識することなく、プログラムレス
で両ＣＰＵユニット同士のデータ交換が行え、またＣＰ
Ｕユニットは互いの演算結果が恰も自己のメモリに格納
されたように使用することができ、結果プログラム作成
が容易なマルチＣＰＵシステムを構築できる。
データリンク用パラメータを設定するだけで、データ交
換用の共有メモリを意識することなく、プログラムレス
で両ＣＰＵユニット同士のデータ交換が行え、またＣＰ
Ｕユニットは互いの演算結果が恰も自己のメモリに格納
されたように使用することができ、結果プログラム作成
が容易なマルチＣＰＵシステムを構築できる。
【０００７】請求項２記載の発明によれば、データ交換
用専用命令の実行タイミングで共有メモリを意識するこ
となくデータ交換が行え、そのため常時データ交換を行
う場合に比べてスキャンタイムに影響を与えることがな
く、またデータ交換用専用命令の実行によってデータ交
換が行えるからプログラム作成が容易なマルチＣＰＵシ
ステムを構築できる。
用専用命令の実行タイミングで共有メモリを意識するこ
となくデータ交換が行え、そのため常時データ交換を行
う場合に比べてスキャンタイムに影響を与えることがな
く、またデータ交換用専用命令の実行によってデータ交
換が行えるからプログラム作成が容易なマルチＣＰＵシ
ステムを構築できる。
【０００８】
【実施例】以下本発明を実施例により説明する。 （実施例１）図３は本発明プログラマブルコントローラ
に使用する二つのＣＰＵユニット１ 1 、１2 を用いたマ
ルチＣＰＵシステムの基本構成を示しており、各ＣＰＵ
ユニット１1、１2内部にはマイクロプロセッサＭＰＵを
中心としてＩ／Ｏバス２のアクセスのために必要なアク
セスタイムを得るために固有のＣＰＵウェイト回路３を
有し、またＩ／Ｏバス２をアクセスするための必要な信
号はＣＰＵユニット１1、１2からバッファ４を介してロ
ーカルＩ／Ｏバス５1、５2で出力される。
に使用する二つのＣＰＵユニット１ 1 、１2 を用いたマ
ルチＣＰＵシステムの基本構成を示しており、各ＣＰＵ
ユニット１1、１2内部にはマイクロプロセッサＭＰＵを
中心としてＩ／Ｏバス２のアクセスのために必要なアク
セスタイムを得るために固有のＣＰＵウェイト回路３を
有し、またＩ／Ｏバス２をアクセスするための必要な信
号はＣＰＵユニット１1、１2からバッファ４を介してロ
ーカルＩ／Ｏバス５1、５2で出力される。
【０００９】これらの構成では相手のＣＰＵユニットに
はアクセスしないためローカルＩ／Ｏバス５1、５2が一
方向となっており、また互いの演算データを交信するた
めの共有メモリ７は、ＣＰＵユニット１1、１2外に設け
ている。勿論この共有メモリ７内にはＩ／Ｏアクセス情
報は含まれない。また同じタイプのＣＰＵユニット
１1 、１2 を使用してマルチＣＰＵシステムを構築する
ことにより、共有メモリ７を一つで済ませている。
はアクセスしないためローカルＩ／Ｏバス５1、５2が一
方向となっており、また互いの演算データを交信するた
めの共有メモリ７は、ＣＰＵユニット１1、１2外に設け
ている。勿論この共有メモリ７内にはＩ／Ｏアクセス情
報は含まれない。また同じタイプのＣＰＵユニット
１1 、１2 を使用してマルチＣＰＵシステムを構築する
ことにより、共有メモリ７を一つで済ませている。
【００１０】バス調停部８は、バス選択部９、ウェイト
コントローラ１０とから成り、これらのハードウェアを
ＣＰＵユニット１1、１2外部に設けている。そしてバス
調停部８は各ＣＰＵユニット１1、１2からローカルＩ／
Ｏバス５1、５2を通じてＩ／Ｏバス２をアクセスするこ
とを示すセレクト信号が出力されるとこのセレクト信号
の先着順位を判定してローカルＩ／Ｏバス５1又は５2を
バス選択部９により選択し、競合時には後着のＣＰＵユ
ニットに対してウェイトコントローラ１０からのウェイ
ト信号によりウェイトをかけ、また同着の場合には予め
定めた優先順位に従って、優先順位の低いＣＰＵユニッ
トに対してウェイトをかける。またバス調停部８はサン
プリングクロックCLK を入力し、このサンプリングクロ
ックCLKで先着順位判定、ウェイトコントローラ１０の
ウェイト幅設定、アクセス権を得たＣＰＵユニット１1
又は１2のＩ／Ｏバス２のアクセスのためのバスサイク
ル幅を得る。
コントローラ１０とから成り、これらのハードウェアを
ＣＰＵユニット１1、１2外部に設けている。そしてバス
調停部８は各ＣＰＵユニット１1、１2からローカルＩ／
Ｏバス５1、５2を通じてＩ／Ｏバス２をアクセスするこ
とを示すセレクト信号が出力されるとこのセレクト信号
の先着順位を判定してローカルＩ／Ｏバス５1又は５2を
バス選択部９により選択し、競合時には後着のＣＰＵユ
ニットに対してウェイトコントローラ１０からのウェイ
ト信号によりウェイトをかけ、また同着の場合には予め
定めた優先順位に従って、優先順位の低いＣＰＵユニッ
トに対してウェイトをかける。またバス調停部８はサン
プリングクロックCLK を入力し、このサンプリングクロ
ックCLKで先着順位判定、ウェイトコントローラ１０の
ウェイト幅設定、アクセス権を得たＣＰＵユニット１1
又は１2のＩ／Ｏバス２のアクセスのためのバスサイク
ル幅を得る。
【００１１】Ｉ／Ｏ分割・共有選択部６はＩ／Ｏユニッ
ト１１0 …に対するチップセレクト信号、クリア信号を
ＣＰＵユニット１1 、１2 で分割したり、共有する制御
を行なうものであり、その制御内容は各ＣＰＵユニット
１1 、１2 内のメモリに外部プログラム装置（図示せ
ず）にて設定された分割、共有データに基づく。さて上
記のように構成されたシステムにおいて、請求項１記載
の発明に対応する本実施例ではＣＰＵユニット１1 、１
2 同士のデータ交換に当たって共有メモリ７とＣＰＵユ
ニット１1 、１2 の内蔵演算メモリ１３1 、１３4 の領
域を図２に示すように設定し、またＣＰＵユニット
１1 、Ｉ2 には図１に示すようなデータ交換用パラメー
タを夫々設定しいる。図１のデータ交換用パラメータは
ＣＰＵユニット１1 の書込みワード数Ａ、ＣＰＵユニッ
ト１1 の書込み先頭アドレスＢ、ＣＰＵユニット１2 の
書込みワード数Ｃ、ＣＰＵユニット１2 の書込み先頭ア
ドレスＤからなる。
ト１１0 …に対するチップセレクト信号、クリア信号を
ＣＰＵユニット１1 、１2 で分割したり、共有する制御
を行なうものであり、その制御内容は各ＣＰＵユニット
１1 、１2 内のメモリに外部プログラム装置（図示せ
ず）にて設定された分割、共有データに基づく。さて上
記のように構成されたシステムにおいて、請求項１記載
の発明に対応する本実施例ではＣＰＵユニット１1 、１
2 同士のデータ交換に当たって共有メモリ７とＣＰＵユ
ニット１1 、１2 の内蔵演算メモリ１３1 、１３4 の領
域を図２に示すように設定し、またＣＰＵユニット
１1 、Ｉ2 には図１に示すようなデータ交換用パラメー
タを夫々設定しいる。図１のデータ交換用パラメータは
ＣＰＵユニット１1 の書込みワード数Ａ、ＣＰＵユニッ
ト１1 の書込み先頭アドレスＢ、ＣＰＵユニット１2 の
書込みワード数Ｃ、ＣＰＵユニット１2 の書込み先頭ア
ドレスＤからなる。
【００１２】而してＣＰＵユニット１1 では図４に示す
ようにＣＰＵユニット１1 の書込み完了フラグＦ1 が０
にセットされると、ＣＰＵユニット１1 の演算用メモリ
１３ 1 の書込み領域Ｘ1 の内容を共有メモリ７の領域Ｘ
2 に複写する。この複写後ＣＰＵユニット１1 の書込み
完了フラグＦ1 に１をセットする。そしてＣＰＵユニッ
ト１2 の書込み完了フラグＦ2 が１にセットされている
場合には、ＣＰＵユニット１2 の演算メモリ１３2 の書
込み領域Ｘ4 の内容が複写されている共有メモリ７の領
域Ｘ5 から演算メモリ１３1 の領域Ｘ6 に複写し、この
複写後ＣＰＵユニット１2 の書込み完了フラグＦ2 を０
にセットする。
ようにＣＰＵユニット１1 の書込み完了フラグＦ1 が０
にセットされると、ＣＰＵユニット１1 の演算用メモリ
１３ 1 の書込み領域Ｘ1 の内容を共有メモリ７の領域Ｘ
2 に複写する。この複写後ＣＰＵユニット１1 の書込み
完了フラグＦ1 に１をセットする。そしてＣＰＵユニッ
ト１2 の書込み完了フラグＦ2 が１にセットされている
場合には、ＣＰＵユニット１2 の演算メモリ１３2 の書
込み領域Ｘ4 の内容が複写されている共有メモリ７の領
域Ｘ5 から演算メモリ１３1 の領域Ｘ6 に複写し、この
複写後ＣＰＵユニット１2 の書込み完了フラグＦ2 を０
にセットする。
【００１３】一方ＣＰＵユニット2 では図５に示すよう
にＣＰＵユニット１1 の書込み完了フラグＦ1 が１にセ
ットされると、ＣＰＵユニット１1 の演算用メモリ１３
1 の書込み領域Ｘ1 の内容が複写されている共有メモリ
７の領域Ｘ2 の内容を演算メモリ１３2 の領域Ｘ3 に複
写。この複写後ＣＰＵユニット１1 の書込み完了フラグ
Ｆ1 に０をセットする。
にＣＰＵユニット１1 の書込み完了フラグＦ1 が１にセ
ットされると、ＣＰＵユニット１1 の演算用メモリ１３
1 の書込み領域Ｘ1 の内容が複写されている共有メモリ
７の領域Ｘ2 の内容を演算メモリ１３2 の領域Ｘ3 に複
写。この複写後ＣＰＵユニット１1 の書込み完了フラグ
Ｆ1 に０をセットする。
【００１４】そしてＣＰＵユニット１2 の書込み完了フ
ラグＦ2 が０にセットされている場合には、ＣＰＵユニ
ット１2 の演算メモリ１３2 の書込み領域Ｘ4 の内容を
共有メモリ７の領域Ｘ5 に複写し、この複写後ＣＰＵユ
ニット１2 の書込み完了フラグＦ2 を１にセットする。
このように本実施例のＣＰＵユニット１1 、１2 は図１
に示すデータ交換用パラメータを設定するだけで、互い
の演算結果が恰も自己の演算メモリ１３1 、１３2 に格
納されたように使用することができるのである。
ラグＦ2 が０にセットされている場合には、ＣＰＵユニ
ット１2 の演算メモリ１３2 の書込み領域Ｘ4 の内容を
共有メモリ７の領域Ｘ5 に複写し、この複写後ＣＰＵユ
ニット１2 の書込み完了フラグＦ2 を１にセットする。
このように本実施例のＣＰＵユニット１1 、１2 は図１
に示すデータ交換用パラメータを設定するだけで、互い
の演算結果が恰も自己の演算メモリ１３1 、１３2 に格
納されたように使用することができるのである。
【００１５】（実施例２）上記実施例１のデータ交換方
式では毎スキャン、データ交換を自動的に行うことにな
るため、データ交換量が多いと、常時スキャンタイムが
長くなり、データ交換を常時行う必要が無い場合には無
駄が多すぎる場合がある。請求項２記載の発明に対応す
る本実施例はデータ交換専用命令実行のタイミングにの
み、データ交換を行えるようにして上記の無駄を少なく
したものである。
式では毎スキャン、データ交換を自動的に行うことにな
るため、データ交換量が多いと、常時スキャンタイムが
長くなり、データ交換を常時行う必要が無い場合には無
駄が多すぎる場合がある。請求項２記載の発明に対応す
る本実施例はデータ交換専用命令実行のタイミングにの
み、データ交換を行えるようにして上記の無駄を少なく
したものである。
【００１６】つまり、図６（ａ）に示す相手ＣＰＵユニ
ットの演算メモリへの書込み命令と図６（ｂ）に示す相
手ＣＰＵユニットの演算メモリよりの読み出し命令とを
用いてこれら命令を実行することによりデータ交換を行
うのである。ここで書込み命令は実行条件ａと、オペコ
ードＦＮｏと、転送元の演算メモリのアドレス指定Ｓ１
（自己ＣＰＵユニット対象）と、転送ワード数Ｓ２と、
転送先（相手ＣＰＵユニット対象）の演算メモリの指定
アドレスＤとから構成される。
ットの演算メモリへの書込み命令と図６（ｂ）に示す相
手ＣＰＵユニットの演算メモリよりの読み出し命令とを
用いてこれら命令を実行することによりデータ交換を行
うのである。ここで書込み命令は実行条件ａと、オペコ
ードＦＮｏと、転送元の演算メモリのアドレス指定Ｓ１
（自己ＣＰＵユニット対象）と、転送ワード数Ｓ２と、
転送先（相手ＣＰＵユニット対象）の演算メモリの指定
アドレスＤとから構成される。
【００１７】一方読み出し命令は実行条件ｂと、オペコ
ードＦＮｏと、転送元の演算メモリのアドレス指定Ｓ１
（相手ＣＰＵユニット対象）と、転送ワード数Ｓ２と、
転送先（自己ＣＰＵユニット対象）の演算メモリの指定
アドレスＤとから構成される。而してＣＰＵユニット１
からＣＰＵユニット２へデータを書き込む場合に当たっ
ては、図７に示すようにＣＰＵユニット１の命令処理部
は書き込み命令の命令条件ａがオンとなっていることを
判定すると、自己の演算メモリ１３1 の指定アドレスＳ
１からＳ１＋Ｓ２−１までのアドレスのデータを共有メ
モリ７に複写する。
ードＦＮｏと、転送元の演算メモリのアドレス指定Ｓ１
（相手ＣＰＵユニット対象）と、転送ワード数Ｓ２と、
転送先（自己ＣＰＵユニット対象）の演算メモリの指定
アドレスＤとから構成される。而してＣＰＵユニット１
からＣＰＵユニット２へデータを書き込む場合に当たっ
ては、図７に示すようにＣＰＵユニット１の命令処理部
は書き込み命令の命令条件ａがオンとなっていることを
判定すると、自己の演算メモリ１３1 の指定アドレスＳ
１からＳ１＋Ｓ２−１までのアドレスのデータを共有メ
モリ７に複写する。
【００１８】そしてＣＰＵユニット１2 の演算メモリ１
３2 の転送先アドレスＤを共有メモリ７にセットし、こ
のセット後ＣＰＵユニット１1 のセット完了フラグＦＳ
1 を１にセットする。一方転送先のＣＰＵユニット１2
のデータ交換処理部では図８に示すようにＣＰＵユニッ
ト１1 のセット完了フラグＦＳ1 が１にセットされてい
る場合に共有メモリ７にセットされている転送先アドレ
スＤを取り出し、共有メモリ７に複写されているＣＰＵ
ユニット１1 からの転送データを自己の演算メモリ１３
2 のアドレスＤからＤ＋Ｓ２−１間に複写し、この複写
後ＣＰＵユニット１1 のセット完了フラグＦＳ1 を０に
セットする。
３2 の転送先アドレスＤを共有メモリ７にセットし、こ
のセット後ＣＰＵユニット１1 のセット完了フラグＦＳ
1 を１にセットする。一方転送先のＣＰＵユニット１2
のデータ交換処理部では図８に示すようにＣＰＵユニッ
ト１1 のセット完了フラグＦＳ1 が１にセットされてい
る場合に共有メモリ７にセットされている転送先アドレ
スＤを取り出し、共有メモリ７に複写されているＣＰＵ
ユニット１1 からの転送データを自己の演算メモリ１３
2 のアドレスＤからＤ＋Ｓ２−１間に複写し、この複写
後ＣＰＵユニット１1 のセット完了フラグＦＳ1 を０に
セットする。
【００１９】次にＣＰＵユニット１1 からＣＰＵユニッ
ト１2 のデータを読み出す場合に当たっては、ＣＰＵユ
ニット１1 の命令処理部は実行条件ｂがオンとなってい
ることを判定すると、転送元のＣＰＵユニット１2 の演
算メモリ１３2 のアドレスＳ１と、転送するワード数Ｓ
２を共有メモリ７にセットする。このセット後読み出し
要求フラグＦＲ1 を１にセットする。以後この読み出し
フラグＦＲ1 が０になるまでこの状態を保持する。
ト１2 のデータを読み出す場合に当たっては、ＣＰＵユ
ニット１1 の命令処理部は実行条件ｂがオンとなってい
ることを判定すると、転送元のＣＰＵユニット１2 の演
算メモリ１３2 のアドレスＳ１と、転送するワード数Ｓ
２を共有メモリ７にセットする。このセット後読み出し
要求フラグＦＲ1 を１にセットする。以後この読み出し
フラグＦＲ1 が０になるまでこの状態を保持する。
【００２０】一方ＣＰＵユニット１2 のデータ交換処理
部ではＣＰＵユニット１1 の読み出し要求フラグＦＲが
１となると、共有メモリ７にセットされている転送元の
ＣＰＵユニット１2 の演算メモリ１３2 のアドレスＳ１
と、転送するワード数Ｓ２を取り出し、この取り出した
データに基づいて演算メモリ１３2 のアドレスＳ１から
Ｓ＋Ｓ２−１の間のデータを共有メモリ７に複写し、こ
の複写後 ＣＰＵユニット１1 の読み出し要求フラグＦ
Ｒ1 を０にセットする。
部ではＣＰＵユニット１1 の読み出し要求フラグＦＲが
１となると、共有メモリ７にセットされている転送元の
ＣＰＵユニット１2 の演算メモリ１３2 のアドレスＳ１
と、転送するワード数Ｓ２を取り出し、この取り出した
データに基づいて演算メモリ１３2 のアドレスＳ１から
Ｓ＋Ｓ２−１の間のデータを共有メモリ７に複写し、こ
の複写後 ＣＰＵユニット１1 の読み出し要求フラグＦ
Ｒ1 を０にセットする。
【００２１】読み出し要求フラグＦＲ1 が０にセットさ
れると、ＣＰＵユニット１1 の命令処理部ではＣＰＵユ
ニット２1 側より共有メモリ７に複写されたデータを自
己の演算メモリ１３1 の転送先アドレスＤからＳ２のワ
ード分複写する。このように本実施例では、データ交換
用専用命令によって、データ転送を行うので、常時デー
タ交換を行う必要がなく、スキャンタイムに与える影響
は少ない。
れると、ＣＰＵユニット１1 の命令処理部ではＣＰＵユ
ニット２1 側より共有メモリ７に複写されたデータを自
己の演算メモリ１３1 の転送先アドレスＤからＳ２のワ
ード分複写する。このように本実施例では、データ交換
用専用命令によって、データ転送を行うので、常時デー
タ交換を行う必要がなく、スキャンタイムに与える影響
は少ない。
【００２２】尚実施例２におけるハードウェア構成は実
施例１に準ずる。また上記説明はＣＰＵユニット１1 で
の書込み命令、読み出し命令の実行について説明した
が、ＣＰＵユニット１2 においても同じように命令実行
ができるのは言うまでもない。
施例１に準ずる。また上記説明はＣＰＵユニット１1 で
の書込み命令、読み出し命令の実行について説明した
が、ＣＰＵユニット１2 においても同じように命令実行
ができるのは言うまでもない。
【００２３】
【発明の効果】請求項１記載の発明は、ユーザはデータ
リンク用パラメータを設定するだけで、データ交換用の
共有メモリを意識することなく、プログラムレスで両Ｃ
ＰＵユニット同士のデータ交換が行え、またＣＰＵユニ
ットは互いの演算結果が恰も自己のメモリに格納された
ように使用することができ、結果プログラム作成が容易
なマルチＣＰＵシステムを構築できるという効果があ
る。
リンク用パラメータを設定するだけで、データ交換用の
共有メモリを意識することなく、プログラムレスで両Ｃ
ＰＵユニット同士のデータ交換が行え、またＣＰＵユニ
ットは互いの演算結果が恰も自己のメモリに格納された
ように使用することができ、結果プログラム作成が容易
なマルチＣＰＵシステムを構築できるという効果があ
る。
【００２４】また請求項２記載の発明は、データ交換用
専用命令の実行タイミングで共有メモリを意識すること
なくデータ交換が行え、そのため常時データ交換を行う
場合に比べてスキャンタイムに影響を与えることがな
く、またデータ交換用専用命令の実行によってデータ交
換が行えるからプログラム作成が容易なマルチＣＰＵシ
ステムを構築できるという効果がある。
専用命令の実行タイミングで共有メモリを意識すること
なくデータ交換が行え、そのため常時データ交換を行う
場合に比べてスキャンタイムに影響を与えることがな
く、またデータ交換用専用命令の実行によってデータ交
換が行えるからプログラム作成が容易なマルチＣＰＵシ
ステムを構築できるという効果がある。
【図１】本発明の実施例１に用いるパラメータの説明図
である。
である。
【図２】本発明の実施例１のデータ交換の概念を示すメ
モリ構成説明図である。
モリ構成説明図である。
【図３】本発明に用いるマルチＣＰＵシステムの構成図
である。
である。
【図４】本発明の実施例１のＣＰＵユニット１1 側の動
作説明用フローチャートである。
作説明用フローチャートである。
【図５】本発明の実施例２のＣＰＵユニット１2 側の動
作説明用フローチャートである。
作説明用フローチャートである。
【図６】（ａ）は本発明の実施例２の書き込み命令の説
明図である。（ｂ）は本発明の実施例２の読み出し命令
の説明図である。
明図である。（ｂ）は本発明の実施例２の読み出し命令
の説明図である。
【図７】本発明の実施例２のデータ書き込み時のＣＰＵ
ユニット１1 側の動作説明用フローチャートである。
ユニット１1 側の動作説明用フローチャートである。
【図８】本発明の実施例２のデータ書き込み時のＣＰＵ
ユニット１2 側の動作説明用フローチャートである。
ユニット１2 側の動作説明用フローチャートである。
【図９】本発明の実施例２のデータ読み出し時のＣＰＵ
ユニット１1 側の動作説明用フローチャートである。
ユニット１1 側の動作説明用フローチャートである。
【図１０】本発明の実施例２のデータ読み出し時のＣＰ
Ｕユニット１2 側の動作説明用フローチャートである。
Ｕユニット１2 側の動作説明用フローチャートである。
Ａ ＣＰＵユニット１1 のワード数 Ｂ ＣＰＵユニット１1 の書き込み先頭アドレス Ｃ ＣＰＵユニット１2 のワード数 Ｄ ＣＰＵユニット１2 の書き込み先頭アドレス
Claims (2)
- 【請求項１】二つのＣＰＵユニットを備えるとともにこ
れらＣＰＵユニットがＩ／Ｏバスをアクセスする際に使
用権を調停する手段を備えたマルチＣＰＵシステムにお
いて、両ＣＰＵユニットの演算データを交換するための
共有メモリを備え、夫々のＣＰＵユニットに設定された
データ交換用パラメータに基づいて、毎スキャン演算デ
ータを共有メモリを介してデータ交換することを特徴と
するマルチＣＰＵシステムのデータ交換方式。 - 【請求項２】二つのＣＰＵユニットを備え、これらＣＰ
ＵユニットがＩ／Ｏバスをアクセスする際に使用権を調
停する手段を備えたマルチＣＰＵシステムにおいて、両
ＣＰＵユニットの演算データを交換するための共有メモ
リを備え、夫々のＣＰＵユニットに設定されたデータ交
換用専用命令のタイミングのみ共有メモリを介してデー
タ交換を行うことを特徴とするマルチＣＰＵシステムの
データ交換方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01251492A JP3314948B2 (ja) | 1992-01-28 | 1992-01-28 | マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式 |
| EP19920111983 EP0523627A3 (en) | 1991-07-15 | 1992-07-14 | Multi-cpu programmable controller |
| US07/913,690 US5432911A (en) | 1991-07-15 | 1992-07-14 | Controllers request access within one bus cycle causing hardware-wait to stall second controller when first controller is accessing and second controller is still requesting access |
| KR1019920012562A KR970001902B1 (ko) | 1991-07-15 | 1992-07-15 | 프로그램 가능한 제어기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01251492A JP3314948B2 (ja) | 1992-01-28 | 1992-01-28 | マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204866A true JPH05204866A (ja) | 1993-08-13 |
| JP3314948B2 JP3314948B2 (ja) | 2002-08-19 |
Family
ID=11807461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01251492A Expired - Fee Related JP3314948B2 (ja) | 1991-07-15 | 1992-01-28 | マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314948B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215936A (ja) * | 2004-01-29 | 2005-08-11 | Keyence Corp | 制御機器のリンク設定装置 |
-
1992
- 1992-01-28 JP JP01251492A patent/JP3314948B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215936A (ja) * | 2004-01-29 | 2005-08-11 | Keyence Corp | 制御機器のリンク設定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3314948B2 (ja) | 2002-08-19 |
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