JPH01169564A - プロセッサ間同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサ方式に関し、特にプロセッサ
間の同期方式に関する。

〔従来の技術〕

従来、この種のマルチプロセッサシステムでは、テスト
アンドセット命令を用いてプロセッサ間の同期を取って
いた。

ここで、テストアンドセット命令とは、メモリの内容の
ゼロチエツクとオ・−ル１書き込みとを同時に実行する
命令であり、第４図（ａ）、（ｂ）に示すように、２つ
のプロセッサが同一アドレスｔに対して、テストアンド
セット命令を発行し。

先にメモリにアクセスしたプロセッサは、ゼロを読み出
してテストが成功し、遅れてメモリにアクセスしたプロ
セッサは、先行したプロセッサによシ既にオール１が書
き込まれているためテストが成功せず、先行したプロセ
ッサがｔ番地の内容をゼロにするまでテストアンドセッ
ト命令を繰り返すことにより、プロセッサ間ノ同期を図
ろうというものである。第４図（ａ）、（ｂ）の例では
、２つのプロセッサは、ａ番地で示されるメモＩＪ　Ｋ
データを格納し、ａ番地の内容を更新している。この様
な処理は、マルチプロセッサ環境では不可欠の待行列を
作る場合に必要とされる。

尚、テストアンドセット命令を用いないと。

ＭＰＵ０がａ番地を読み出し、更新後の値を書き込む間
に、　ＭＰＵＩが、ａ番地を読み出し、ｐＯとｐｌの値
が一致してしまい、　ＭＰＵ０が書き込んだ値が、　Ｍ
ＰＵＩにより、上書きされ、失われてしまうことが起こ
りうる。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来のプロセッサ間同期方式は
、テストアンドセット命令、テスト成功判定命令及びテ
ストアンドセット対象番Ｍのクリア命令を必要とすると
共に、２つのプロセッサが、はぼ同時にテストアンドセ
ット命令を実行すると、どちらかのプロセッサが、相手
のプロセッサの実行終了を待ち合わせなければならない
という、性能上の欠点がある。

そこで本発明の技術的課題は、上記欠点に鑑み、２つの
プロセッサが、同時にテストアンドセット命令を実行し
ても、一方のプロセッサの実行終了を待ち合せることな
く処理することができるプロセッサ間同期方式を提供す
ることである。

〔問題点を解決するための手段〕

本発明によれば、複数のプロセッサからのバス要求を調
停し、アドレスをデコードして、応答者を選択制御する
バスコントローラを有するマルチプロセッサシステムに
おいて、データバスのデータを入力し９歩進した値を当
該データバスに出力するカウンタと、メモリに供給する
アドレスを保持するアドレスラッチとを設け。

前記バスコントローラが、予め割り当てられたアドレス
空間の゛領域のワードのアクセスに対し。

対応するメモリ領域のワードをアクセスするようにし、
前記アドレスラッチをもう１サイクルの間保持し、読み
出しを行った番地のワードに。

前記カウンタの出力を書き戻すように制御することを特
徴とするプロセッサ間同期方式が得られる。

即ち９本発明のプロセッサ間同期方式は、バスの要求者
と応答者を決定し、必要な制御信号をコントロールバス
に送出するバスコントローラと、データを入力し、カウ
ンタレジスタにより歩進した値をドライバを通してデー
タバスに出力するカウンタと、メモリに供給するアドレ
スを保持するアドレスラッチとを有している。

〔実施例〕

次に９本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。バスコ
ントローラ１はコントロールバス５３とアドレスバス５
１とにより、バスの要求者と応答者とを決定し、必要な
制御信号をコントロールバス５３に送出する。プロセッ
サ２ａ及びプロセッサ２ｂは、メモリ３を共用し、独立
にタスクを実行するマルチプロセラサシステムラ構成シ
テいる。メモリ３は、プロセッサが共有するデータを格
納している。カウンタ４は、１ワードのデータを入力し
、カウンタレジスタ４１により±１しだ値をドライバ４
２を通して出力する。

アドレスラッチ５０は、メモリ３に供給するアドレスを
保持する。アドレスバス５１．データバス５２及びコン
トロールバス５３１ｄ　フロセッサ２ａ、　２ｂとメモ
リ３とを接続するバスであり、それぞれ。

アドレス、データ及び制御信号を伝達する。プロセッサ
２ａ、　２ｂのアドレス出力Ａは、アドレスバス５１に
接続され、データ入出力りは、データバス５２に接続さ
れる。プロセッサ２ａ、２ｂがバスを要求するときは、
アドレスストローブＡＳをアサートし、コントロールバ
ス５３を経由してバスコントローラ１に通知する。バス
動作が完了−１，！：バスコントローラ１は、コントロ
ールバス５３を経由してバス要求を受は付けたプロセッ
サのデータ応答入力ＤＴＡＣＫをアサートする。

バスコントローラ１はアドレスバス５１上のアドレスの
上位ピットをデコードし、応答者とじて周辺装置（図示
せず）、メモリを選択し、コントロールバス５３を経由
して選択されたデバイスのデバイス選択信号Ｃ８をアサ
ートする。メモリ３のアドレス入力Ａはアドレスラッチ
関に接続され、データ入出力りはデータバス５２に接続
される。リードライト指定Ｒ／Ｗはコントロールバス５
３を介してバスを使用しているプロセッサのリードライ
ト指定Ｒ／Ｗに接続される。データバス５２はカウンタ
４に含まれるカウンタレジスタ４１に接続され、＋１さ
れた値がドライバ４２を介して再びデータバス５２に接
続される。カウンタレジスタ４１．ドライバ４２は、コ
ントロールバス５３ヲ介してバスコントローラ１の制御
を受ける。

次に、第２図に従って、動作例を説明する。

プロセッサ２ａはに＋ａ番地、プロセッサ２ｂはに＋ｂ
番地にアクセスする。ここに、にはカウンタ４に割り当
てられたアドレス空間の領域の先頭番地を示す。バスコ
ントローラ１は、プロセッサ２ａのに’＋ａ番地に対す
るバス要求を受は付け、アドレスバス５１の上位ビット
をデコードし。

カウンタ領域であることを検出し、メモリ３のＣ８をア
サートする。続いてプロセッサ２ａのＤＴＡＣＫをアサ
ートし、ａ番地の内容（ａ）がプロセッサ２ａに読み込
まれる。バスコントローラ１は、アドレスラッチ５０を
もう１クロツクの間保持し、ドライバ４２をイネーブル
し、メモリ３のＣ８をアサートし、Ｒ／Ｗ信号をライト
にすることにより＋　ａ番地の内容を＋１する。プロセ
ッサ２ｂのに＋ｂ番地に対するアクセスも同様に処理さ
れ、ｂ番地の内容（ｂ）がプロセッサ２ｂに読み込まれ
たのち、ｂ番地の内容が＋１される。

第３図（ａ）　、　（ｂ）に示すように、プロセッサ２
ａと。

プロセッサ２ｂが、同一番地に＋ａにアクセスした場合
、第２図のｂをａに読み替えることにより、ｐｌ＝ｐｏ
＋１であること、即ち、２つのプロセッサに、必ず、異
なる値を与えることが出来ることが分かる。

〔発明の効果〕

以上説明したように９本発明は、データバスにカウンタ
を接続し、特定のアドレス空間領域に対するアクセスを
行うときに、メモリの内容を歩進することにより、高速
のプロセッサ間の同期機構を提供できる効果がある。

【図面の簡単な説明】

第１図は本発明のプロセッサ間同期方式のブロック図、
第２図は動作例を示すタイムチャート、第３図（ａ）、
（ｂ）は同期プログラムの例を示すフローチャート、第
４図（ａ）、（ｂ）は従来技術の例を示すフローチャー
トである。 １・・・バスコントローラ、　　２ａ、２ｂ・・・プロ
セッサ。 ３・・・メモリ、４・・・カウンタ。 ４１・・・カウンタレジスタ、４２・・・ドライバ。 関・・・アドレスラッチ、５１・・・アドレスバス。 ５２・・・データバス、５３・・・コントロールバス。 第３図 （α） ＭＰＵＯＭＰＵ１ （ｂ） 第４図 （ｂ）

Claims (1)

【特許請求の範囲】
1. １、複数のプロセッサからのバス要求を調停し、アドレ
   スをデコードして、応答者を選択制御するバスコントロ
   ーラを有するマルチプロセッサシステムにおいて、デー
   タバスのデータを入力し、歩進した値を当該データバス
   に出力するカウンタと、メモリに供給するアドレスを保
   持するアドレスラッチとを設け、前記バスコントローラ
   が、予め割り当てられたアドレス空間の領域のワードの
   アクセスに対し、対応するメモリ領域のワードをアクセ
   スするようにし、前記アドレスラッチをもう１サイクル
   の間保持し、読み出しを行った番地のワードに、前記カ
   ウンタの出力を書き戻すように制御することを特徴とす
   るプロセッサ間同期方式。