JPS6135011A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPS6135011A JPS6135011A JP15610184A JP15610184A JPS6135011A JP S6135011 A JPS6135011 A JP S6135011A JP 15610184 A JP15610184 A JP 15610184A JP 15610184 A JP15610184 A JP 15610184A JP S6135011 A JPS6135011 A JP S6135011A
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- circuits
- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明はディジタル信号処理等で用いられるビット数
可変の遅延回路、特に半導体集積回路化に適した遅延回
路に関するものである。
可変の遅延回路、特に半導体集積回路化に適した遅延回
路に関するものである。
（従来技術）
第１図は０から１５ビツトまで１ビツト毎に遅延ビット
数を変化することができる従来めビット数可変遅延回路
図である。８ビツト、４ビツト。
数を変化することができる従来めビット数可変遅延回路
図である。８ビツト、４ビツト。
２ビツト及び１ビツトのシフトレジスタ回路３゜４．５
及び６がこの順に縦続的に配され、これ等シフトレジス
タ回路３，４．５及び６の各入力側及び出力側の何れか
が制御信号１２，１３．１４及び１５に応答して選択回
路？、８．９および１０で選択され、その後段のシフト
レジスタ回路４゜５の入力側及び出力端子２にそれぞれ
接続される。
及び６がこの順に縦続的に配され、これ等シフトレジス
タ回路３，４．５及び６の各入力側及び出力側の何れか
が制御信号１２，１３．１４及び１５に応答して選択回
路？、８．９および１０で選択され、その後段のシフト
レジスタ回路４゜５の入力側及び出力端子２にそれぞれ
接続される。
辺段のシフトレジスタ回路３０入力側は入力端子１とさ
れ、各シフトレジスタ回路３，４，５．６社端子１１か
らのクロックによシ同時に制御される。例えば制御信号
１２，１３，１４．１５によシ選択回路７〜１０が全て
バイパス側、即ち入力側を選択している時入力端子１に
印加された信号はすべてのシフトレジスタ回路３〜６を
バイパスして出力端子２にあられれるため遅延ビット数
はゼロとなる。又選択回路７〜１０が全てシフトレジス
タ回路の入力側を選択している時、入力端子１に印加さ
れた１η号は全てのシフトレジスタ回路３〜６を通るた
め、合計１５ビツト遅延して出力端子２にあられれる。
れ、各シフトレジスタ回路３，４，５．６社端子１１か
らのクロックによシ同時に制御される。例えば制御信号
１２，１３，１４．１５によシ選択回路７〜１０が全て
バイパス側、即ち入力側を選択している時入力端子１に
印加された信号はすべてのシフトレジスタ回路３〜６を
バイパスして出力端子２にあられれるため遅延ビット数
はゼロとなる。又選択回路７〜１０が全てシフトレジス
タ回路の入力側を選択している時、入力端子１に印加さ
れた１η号は全てのシフトレジスタ回路３〜６を通るた
め、合計１５ビツト遅延して出力端子２にあられれる。
制御信号１２，１３，１４゜１５を適当に組合わせる事
によシ第１図の回路はθビットから１５ビツトまで遅延
ビット数を変える事ができる。
によシ第１図の回路はθビットから１５ビツトまで遅延
ビット数を変える事ができる。
第２図は可変遅延回路の他の例を示し、２ビツトから１
７ビツトまで１ビツト毎に遅延ビット数を変化させるこ
とができるもので、第１図と対応する部分には同一符号
を付けて示す。この例ではシフト・レジスタ回路３，４
．５及び６とこれら各々に対しそれぞれ０．５ビツトの
シフトレジスタ回路１６，１７．１８及び１９がそれぞ
れ設けられ、それ等対応するシフトレジスタ回路の入力
側ａ ｊＦ′に接続される。選択回路７，８．９及び１
０はそれぞれシフトレジスタ回路３，１６．４，１７．
５．１８及び６，１９の各出力側を選択するようにされ
る。シフトレジスタ回路１６〜１９も端子１１のクロッ
クにて制御される。シフトレジスタ回路３，４，５．６
はそれぞれ８．５ビツト、４．５ビツト、２．５ビツト
、１．５ビツトとされる。
７ビツトまで１ビツト毎に遅延ビット数を変化させるこ
とができるもので、第１図と対応する部分には同一符号
を付けて示す。この例ではシフト・レジスタ回路３，４
．５及び６とこれら各々に対しそれぞれ０．５ビツトの
シフトレジスタ回路１６，１７．１８及び１９がそれぞ
れ設けられ、それ等対応するシフトレジスタ回路の入力
側ａ ｊＦ′に接続される。選択回路７，８．９及び１
０はそれぞれシフトレジスタ回路３，１６．４，１７．
５．１８及び６，１９の各出力側を選択するようにされ
る。シフトレジスタ回路１６〜１９も端子１１のクロッ
クにて制御される。シフトレジスタ回路３，４，５．６
はそれぞれ８．５ビツト、４．５ビツト、２．５ビツト
、１．５ビツトとされる。
シフトレジスタ回路３，１６、選択回路７は基本構成回
路をなし、同時にシフトレジスタ回路４゜１７、選択回
路８、またシフトレジスタ回路５゜１８、選択回路９、
更にシフトレジスタ回路６゜１９、選択回路１０もそれ
ぞれ基本構成回路であシ、これ等基本構成回路が縦続接
続されたものとなっている。
路をなし、同時にシフトレジスタ回路４゜１７、選択回
路８、またシフトレジスタ回路５゜１８、選択回路９、
更にシフトレジスタ回路６゜１９、選択回路１０もそれ
ぞれ基本構成回路であシ、これ等基本構成回路が縦続接
続されたものとなっている。
制御信号１２．１３，１４．１５によシ選択回路７，８
，９．１０’がそれぞれシフトレジスタ回路１６，１７
，１８，１９に選択されている時は入力端子１に印加さ
れた信号はシフトレジスタ回路１６．１７，１８．１９
を通って出力端子２にあられれる。この間の遅延ビット
数は０．５ Ｘ ４ ＝２ビットである。又、遅延回路
７，８，９．１０がそれぞれシフトレジスタ回路３，４
，５．６側に選択されている時は入力端子ｌから出力端
子２までの遅延ビット数は８．５＋４．５＋２．５ ＋
１．５＝１７ビツトである。よって制御信号１２，１３
゜１４．１５を適当に組合わせると２ビツトから１７ビ
ツトまで１ビツト毎に遅延ビット数を変える事ができる
。
，９．１０’がそれぞれシフトレジスタ回路１６，１７
，１８，１９に選択されている時は入力端子１に印加さ
れた信号はシフトレジスタ回路１６．１７，１８．１９
を通って出力端子２にあられれる。この間の遅延ビット
数は０．５ Ｘ ４ ＝２ビットである。又、遅延回路
７，８，９．１０がそれぞれシフトレジスタ回路３，４
，５．６側に選択されている時は入力端子ｌから出力端
子２までの遅延ビット数は８．５＋４．５＋２．５ ＋
１．５＝１７ビツトである。よって制御信号１２，１３
゜１４．１５を適当に組合わせると２ビツトから１７ビ
ツトまで１ビツト毎に遅延ビット数を変える事ができる
。
上述の２つの可変遅延回路は、シフトレジスタ３．４，
５．６の選択がなされない場合でも、各シフトレジスタ
３，４，５．６は動作状態にある。
５．６の選択がなされない場合でも、各シフトレジスタ
３，４，５．６は動作状態にある。
このため、本来選択されない場合には動作不要であるの
に、この分だけ電力を余分に消費してしまう欠点があっ
た。
に、この分だけ電力を余分に消費してしまう欠点があっ
た。
（発明の目的）
この発明の目的は、制御信号を増加させることなく不所
望な消費電力を低減した遅延回路を提供することを目的
とする。
望な消費電力を低減した遅延回路を提供することを目的
とする。
（実施例の説明）
第３図は本発明による０から１５ビツトまで１ビツト毎
に遅延ビット数を変化することができるビット数可変遅
延回路の一実施例の回路図である。
に遅延ビット数を変化することができるビット数可変遅
延回路の一実施例の回路図である。
８ビツト、４ビツト、２ビツト及び１ビツトのシフトレ
ジスタ回路２３，２４．２５及び２６が順次この順に縦
続的に配され、これ等シフトレジスタ回路２３，２４，
２５及び２６の各入力側及び出力側の何れかがそれぞれ
制御信号３２，３３゜３４及び３５に応答して選択回路
２７，２８．２９及び３０にて制御され、各その後段の
シフトレジスタ回路２４．２５の入力側及び出力端子２
２にそれぞれ接続される。初段のシフトレジスタ回路２
３０入力側は入力端子２１とされ、各シフトレジスタ回
路２３．２４，２５．２６は端子３１からのクロックに
よシ同時に制御され、かう、シフトレジスタ回路２３，
２４，２５．２６の各々の初段だけにリセット機能又は
セット機能をもたせ、□各々のシフトレジスタ回路のリ
セット又はセット入力端子には制御信号３２，３３，３
４．３５を各々入力し、各シフトレジスタ回路の動作を
制御する。基本的動作は第１図と同じであるが、例えば
制御信号３２，３３，３４．３５により選択回路２７〜
３０が全てバイパス側、即ち入力側を選択している時入
力端子２１に印加された信号はすべてのシフトレジスタ
回路２３〜２６をバイパスして出力端子２２にあられれ
るため遅延ビット数はゼロとなる。この時、遅延出力を
取シ出さないシフトレジ〉り回路は制御信号３２，３３
，３４゜３５によシリセット又はセットされている。従
って、入力信号が動作不要なシフトレジスタ回路に伝達
されないようにされているため、不要な消費電力をおさ
えることが工きる。又、選択回路２７〜３０が全てシフ
トレジスタ回路ｔｉ択している時は第１図と全く同様な
動作をし、合計１５ビツト遅延して出力端子２２にあら
れれる。制御信号３２．３３，３４．３５ｔ−適当に組
合わせる事により第３図の回路は第１図の回路と同様に
θビットから１５ビツトまで遅延ビット数を変える事が
できる。しかも、制御信号３２〜３５により選択されな
いシフトレジスタ回路内部に入力信号が伝達されないよ
うにするため、消費電力を低減できる。
ジスタ回路２３，２４．２５及び２６が順次この順に縦
続的に配され、これ等シフトレジスタ回路２３，２４，
２５及び２６の各入力側及び出力側の何れかがそれぞれ
制御信号３２，３３゜３４及び３５に応答して選択回路
２７，２８．２９及び３０にて制御され、各その後段の
シフトレジスタ回路２４．２５の入力側及び出力端子２
２にそれぞれ接続される。初段のシフトレジスタ回路２
３０入力側は入力端子２１とされ、各シフトレジスタ回
路２３．２４，２５．２６は端子３１からのクロックに
よシ同時に制御され、かう、シフトレジスタ回路２３，
２４，２５．２６の各々の初段だけにリセット機能又は
セット機能をもたせ、□各々のシフトレジスタ回路のリ
セット又はセット入力端子には制御信号３２，３３，３
４．３５を各々入力し、各シフトレジスタ回路の動作を
制御する。基本的動作は第１図と同じであるが、例えば
制御信号３２，３３，３４．３５により選択回路２７〜
３０が全てバイパス側、即ち入力側を選択している時入
力端子２１に印加された信号はすべてのシフトレジスタ
回路２３〜２６をバイパスして出力端子２２にあられれ
るため遅延ビット数はゼロとなる。この時、遅延出力を
取シ出さないシフトレジ〉り回路は制御信号３２，３３
，３４゜３５によシリセット又はセットされている。従
って、入力信号が動作不要なシフトレジスタ回路に伝達
されないようにされているため、不要な消費電力をおさ
えることが工きる。又、選択回路２７〜３０が全てシフ
トレジスタ回路ｔｉ択している時は第１図と全く同様な
動作をし、合計１５ビツト遅延して出力端子２２にあら
れれる。制御信号３２．３３，３４．３５ｔ−適当に組
合わせる事により第３図の回路は第１図の回路と同様に
θビットから１５ビツトまで遅延ビット数を変える事が
できる。しかも、制御信号３２〜３５により選択されな
いシフトレジスタ回路内部に入力信号が伝達されないよ
うにするため、消費電力を低減できる。
第４図は第２図に対する本発明による可変遅延回路の他
の実施例を示し、２ビツトから１７ビツトまで１ビツト
毎に遅延ビット数を変化させることができ、第３図と対
応する部分に同一符号を付けて示す。この例ではシフト
レジスタ回路２３゜２４．２５及び２６とこれら各々に
対しそれぞれ０．５ビット−のシフトレジスタ回［３６
，３７，３８及び３９がそれぞれ設けられ、それ等対応
するシフトレジスタ回路の入力側は互に接続される。選
択回路２７，２８，２９及び３０はそれぞれシフトレジ
スタ回路２３，３６，２４，３７．２５゜３８及び２６
．３９の各出力側を選択するようにされる。シフトレジ
スタ回路３６〜３９も端子３１のクロックにて制御され
る。シフトレジスタ回路２３，２４，２５．２６はそれ
ぞれ８，５ビツト、４．５ビツト、２．５ビツト、１．
５ビツトとされる。しかも、シフトレジスタ回路２３，
２４゜２５．２６の各々の回路の初段だけにリセット又
はセット機能をもたせ、各々のシフトレジスタ回路のリ
セット又はセット入力端子には制御信号３２．３３，３
４．３５を各々入力し、各シフトレジスタ回路の動作を
制御する。
の実施例を示し、２ビツトから１７ビツトまで１ビツト
毎に遅延ビット数を変化させることができ、第３図と対
応する部分に同一符号を付けて示す。この例ではシフト
レジスタ回路２３゜２４．２５及び２６とこれら各々に
対しそれぞれ０．５ビット−のシフトレジスタ回［３６
，３７，３８及び３９がそれぞれ設けられ、それ等対応
するシフトレジスタ回路の入力側は互に接続される。選
択回路２７，２８，２９及び３０はそれぞれシフトレジ
スタ回路２３，３６，２４，３７．２５゜３８及び２６
．３９の各出力側を選択するようにされる。シフトレジ
スタ回路３６〜３９も端子３１のクロックにて制御され
る。シフトレジスタ回路２３，２４，２５．２６はそれ
ぞれ８，５ビツト、４．５ビツト、２．５ビツト、１．
５ビツトとされる。しかも、シフトレジスタ回路２３，
２４゜２５．２６の各々の回路の初段だけにリセット又
はセット機能をもたせ、各々のシフトレジスタ回路のリ
セット又はセット入力端子には制御信号３２．３３，３
４．３５を各々入力し、各シフトレジスタ回路の動作を
制御する。
シフトレジスタ回路２３，３６、選択回路２７は基本構
成回路をなし、同時にシフトレジスタ回路２４．３７、
選択回路２８、またシフトレジスタ回路２５．３ｇ、選
択回路２９、更にシフトレジスタ回路２６，３９、選択
回路３０もそれぞれ基本構成回路でア夛、これ等基本構
成回路が縦続接続されたものとなっている。
成回路をなし、同時にシフトレジスタ回路２４．３７、
選択回路２８、またシフトレジスタ回路２５．３ｇ、選
択回路２９、更にシフトレジスタ回路２６，３９、選択
回路３０もそれぞれ基本構成回路でア夛、これ等基本構
成回路が縦続接続されたものとなっている。
基本的動作は第２図と同様であるが、例えば制御信号３
２，３３，３４．３５によシ選択回路２７．２８，２９
．３０がそれぞれシフトレジスタ回路３６．３７，３８
．３９に選択されている時は入力端子２１に印加された
信号はシフトレジスタ回路３６．３７，３８．３９を通
って出力端子２２にあられれる。この間の遅延ビット数
は０．５Ｘ４＝２ビツトである。この時、遅延出力を取
り出さないシフトレジスタ回路は制御信号３２゜３３．
３４，３５によシ、リセット又はセットし、入力信号が
動作不要なシフトレジスタ回路に伝達されないようにし
、不要な消費電力をおさえることができる。又、選択回
路２７〜３０が全てシフトレジスタ回路を選択している
時紘第２図と全く同様な動作をし、入力端子２１から出
力端子２２までの遅延ビット数は＆ ５ ＋ ４．５
＋ ２．５ ＋１．５ ＝１７ビツトである。よって制
御信号１２，１３゜１４．１５を適当に組合わせると２
ビツトから１７ビツトまで１ビツト毎に遅延ビット数を
変える事ができる。
２，３３，３４．３５によシ選択回路２７．２８，２９
．３０がそれぞれシフトレジスタ回路３６．３７，３８
．３９に選択されている時は入力端子２１に印加された
信号はシフトレジスタ回路３６．３７，３８．３９を通
って出力端子２２にあられれる。この間の遅延ビット数
は０．５Ｘ４＝２ビツトである。この時、遅延出力を取
り出さないシフトレジスタ回路は制御信号３２゜３３．
３４，３５によシ、リセット又はセットし、入力信号が
動作不要なシフトレジスタ回路に伝達されないようにし
、不要な消費電力をおさえることができる。又、選択回
路２７〜３０が全てシフトレジスタ回路を選択している
時紘第２図と全く同様な動作をし、入力端子２１から出
力端子２２までの遅延ビット数は＆ ５ ＋ ４．５
＋ ２．５ ＋１．５ ＝１７ビツトである。よって制
御信号１２，１３゜１４．１５を適当に組合わせると２
ビツトから１７ビツトまで１ビツト毎に遅延ビット数を
変える事ができる。
第３及び４図では最大可変遅延が比較的小さい例で説明
したが、最大可変遅延が大きい遅延回路を用い、しかも
シフトレジスタ回路２３〜２６に相当する回路の動作不
要部瀘多い選択がなされる場合は、本発明拡非常に大き
な効果がちシ、消費電力を低減できる。
したが、最大可変遅延が大きい遅延回路を用い、しかも
シフトレジスタ回路２３〜２６に相当する回路の動作不
要部瀘多い選択がなされる場合は、本発明拡非常に大き
な効果がちシ、消費電力を低減できる。
（効果の説明）
以上説明した如く本発明による可変遅延回路は制御信号
を増加させることなく、また回路を複雑化させることな
く、消費電力を低減でき、しかも動作は従来回路と全く
同様に動作させることが可能である。
を増加させることなく、また回路を複雑化させることな
く、消費電力を低減でき、しかも動作は従来回路と全く
同様に動作させることが可能である。
第１図及び第２図は従来の可変遅延回路を示すブロック
図、第３図及び第４図は仁の発明による可変遅延回路の
第１および第２の実施例を示すブロック図で企る。 １．２１：信号入力端子、２．２２：信号出力 口端子
、３，４，５，６，１６，１７，１８，１９．−へ２３
・２４・２５・２６・３６・３７・ ３８・３９ 琳
：遅延回路としてのシフトレジスタ回路、７，８゜９．
１０，２７，２８．２゛９，３０：選択回路、１１．３
１：クロック入力端子、 １２．１３，１４゜１５．
３２，３３，３４，３５：選択回路制御信号
図、第３図及び第４図は仁の発明による可変遅延回路の
第１および第２の実施例を示すブロック図で企る。 １．２１：信号入力端子、２．２２：信号出力 口端子
、３，４，５，６，１６，１７，１８，１９．−へ２３
・２４・２５・２６・３６・３７・ ３８・３９ 琳
：遅延回路としてのシフトレジスタ回路、７，８゜９．
１０，２７，２８．２゛９，３０：選択回路、１１．３
１：クロック入力端子、 １２．１３，１４゜１５．
３２，３３，３４，３５：選択回路制御信号
Claims (1)
- （１）第１の遅延回路の一方の入力側と第２の遅延回路
の一方の入力側とが共通に接続され、前記第１の遅延回
路の出力側は制御信号により１個の入力側を選択する選
択回路の一方の入力側に接続され、前記第２の遅延回路
の出力側は前記選択回路の他方の入力側に接続され、前
記第１の遅延回路の他方の入力側に前記制御信号が接続
され、前記第２の遅延回路の他方の入力側に前記制御信
号の反転出力が接続された基本構成回路が複数個縦続接
続され、これ等基本構成回路の前記選択回路に対する制
御信号を変えることにより遅延ビット数を可変にしたこ
とを特徴とする可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15610184A JPS6135011A (ja) | 1984-07-26 | 1984-07-26 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15610184A JPS6135011A (ja) | 1984-07-26 | 1984-07-26 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135011A true JPS6135011A (ja) | 1986-02-19 |
Family
ID=15620330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15610184A Pending JPS6135011A (ja) | 1984-07-26 | 1984-07-26 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135011A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0332215A2 (en) * | 1988-03-11 | 1989-09-13 | Fujitsu Limited | Operation circuit based on floating-point representation |
| JP2006134554A (ja) * | 2004-11-08 | 2006-05-25 | Hynix Semiconductor Inc | 半導体メモリ素子 |
| JP2006331633A (ja) * | 2005-05-26 | 2006-12-07 | Lg Philips Lcd Co Ltd | シフトレジスタとこれを用いた表示装置及びその駆動方法 |
-
1984
- 1984-07-26 JP JP15610184A patent/JPS6135011A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0332215A2 (en) * | 1988-03-11 | 1989-09-13 | Fujitsu Limited | Operation circuit based on floating-point representation |
| JP2006134554A (ja) * | 2004-11-08 | 2006-05-25 | Hynix Semiconductor Inc | 半導体メモリ素子 |
| JP2006331633A (ja) * | 2005-05-26 | 2006-12-07 | Lg Philips Lcd Co Ltd | シフトレジスタとこれを用いた表示装置及びその駆動方法 |
| US8040313B2 (en) | 2005-05-26 | 2011-10-18 | Lg Display Co., Ltd. | Shift register and display device using the same and driving method thereof |
| US8860650B2 (en) | 2005-05-26 | 2014-10-14 | Lg Display Co., Ltd. | Shift register having reduced load and display device using the same and driving method thereof |
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