JPH0214813B2 - - Google Patents
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- Publication number
- JPH0214813B2 JPH0214813B2 JP53053521A JP5352178A JPH0214813B2 JP H0214813 B2 JPH0214813 B2 JP H0214813B2 JP 53053521 A JP53053521 A JP 53053521A JP 5352178 A JP5352178 A JP 5352178A JP H0214813 B2 JPH0214813 B2 JP H0214813B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- shift register
- delay
- circuits
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
- H03H7/32—Time-delay networks with lumped inductance and capacitance
- H03H7/325—Adjustable networks
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
この発明はデイジタル信号処理等で用いられる
遅延ビツト数が可変の遅延回路、特に半導体集積
回路化に適した遅延回路に関するものである。
遅延ビツト数が可変の遅延回路、特に半導体集積
回路化に適した遅延回路に関するものである。
第１図は従来の０から15ビツトまで１ビツト毎
に遅延ビツト数を変化することができるビツト数
可変遅延回路の例である。８ビツト、４ビツト、
２ビツト及び１ビツトのシフトレジスタ回路３，
４，５及び６が順次縦続的に配され、これ等シフ
トレジスタ回路３，４，５及び６の各入力側及び
出力側の何れかが選択回路７，８，９及び１０に
てそれぞれ制御信号１２，１３，１４及び１５に
て制御されて各その後段のシフトレジスタ回路
４，５の入力側及び出力端子２にそれぞれ接続さ
れる。初段のシフトレジスタ回路３の入力側は入
力端子１とされ、各シフトレジスタ回路３，４，
５，６は端子１１からのクロツクにより同時に制
御される。例えば制御信号１２，１３，１４，１
５により選択回路７〜１０が全てバイパス側、即
ち入力側を選択している時入力端子１に印加され
た信号はすべてのシフトレジスタ回路３〜６をバ
イパスして出力端子２にあらわれるため遅延ビツ
ト数はゼロとなる。又選択回路７〜１０が全てシ
フトレジスタ回路の入力側を選択している時入力
端子１に印加された信号は全てのシフトレジスタ
回路３〜６を通るため、合計15ビツト遅延して出
力端子２にあらわれる。制御信号１２，１３，１
４，１５を適当に組合わせる事により第１図の回
路は０ビツトから15ビツトまで遅延ビツト数を変
える事ができる。
に遅延ビツト数を変化することができるビツト数
可変遅延回路の例である。８ビツト、４ビツト、
２ビツト及び１ビツトのシフトレジスタ回路３，
４，５及び６が順次縦続的に配され、これ等シフ
トレジスタ回路３，４，５及び６の各入力側及び
出力側の何れかが選択回路７，８，９及び１０に
てそれぞれ制御信号１２，１３，１４及び１５に
て制御されて各その後段のシフトレジスタ回路
４，５の入力側及び出力端子２にそれぞれ接続さ
れる。初段のシフトレジスタ回路３の入力側は入
力端子１とされ、各シフトレジスタ回路３，４，
５，６は端子１１からのクロツクにより同時に制
御される。例えば制御信号１２，１３，１４，１
５により選択回路７〜１０が全てバイパス側、即
ち入力側を選択している時入力端子１に印加され
た信号はすべてのシフトレジスタ回路３〜６をバ
イパスして出力端子２にあらわれるため遅延ビツ
ト数はゼロとなる。又選択回路７〜１０が全てシ
フトレジスタ回路の入力側を選択している時入力
端子１に印加された信号は全てのシフトレジスタ
回路３〜６を通るため、合計15ビツト遅延して出
力端子２にあらわれる。制御信号１２，１３，１
４，１５を適当に組合わせる事により第１図の回
路は０ビツトから15ビツトまで遅延ビツト数を変
える事ができる。
従来の可変遅延回路では信号がシフトレジスタ
回路を迂回して選択回路を連続して通れば通るほ
どシフトレジスタ回路を出て、次にシフトレジス
タ回路に入るまでの遅延時間が長くなり、この遅
延時間が遅延回路としてのシフトレジスタ回路を
動作させるクロツク周波数を制限するため、高速
動作ができなくなる。いま選択回路が連続する数
をｎ、シフトレジスタ回路の出力側からその連続
した選択回路の第１番目までの遅延時間をtpd1、
ｉ番目の選択回路から次のｉ＋１番目の選択回路
までの遅延時間をtpdsw、前記連続した選択回路
の最後のものからシフトレジスタ回路の入力側ま
での遅延時間をtpd2とすると、シフトレジスタ回
路の出力側からｎ個の連続した選択回路を通つて
シフトレジスタ回路の入力側までの遅延時間は
tpd1＋tpd2＋（ｎ−１）tpdswとなり、この遅延
時間がシフトレジスタ回路の動作クロツク周期よ
りも長くなると正しく動作しない、従つて動作速
度が連続した選択回路の数によつて制限されるこ
とになる。すなわち制御信号によつて設定してい
る状態により、つまり設定した遅延時間によりこ
の遅延回路の動作最高動作可能周波数が異なる。
回路を迂回して選択回路を連続して通れば通るほ
どシフトレジスタ回路を出て、次にシフトレジス
タ回路に入るまでの遅延時間が長くなり、この遅
延時間が遅延回路としてのシフトレジスタ回路を
動作させるクロツク周波数を制限するため、高速
動作ができなくなる。いま選択回路が連続する数
をｎ、シフトレジスタ回路の出力側からその連続
した選択回路の第１番目までの遅延時間をtpd1、
ｉ番目の選択回路から次のｉ＋１番目の選択回路
までの遅延時間をtpdsw、前記連続した選択回路
の最後のものからシフトレジスタ回路の入力側ま
での遅延時間をtpd2とすると、シフトレジスタ回
路の出力側からｎ個の連続した選択回路を通つて
シフトレジスタ回路の入力側までの遅延時間は
tpd1＋tpd2＋（ｎ−１）tpdswとなり、この遅延
時間がシフトレジスタ回路の動作クロツク周期よ
りも長くなると正しく動作しない、従つて動作速
度が連続した選択回路の数によつて制限されるこ
とになる。すなわち制御信号によつて設定してい
る状態により、つまり設定した遅延時間によりこ
の遅延回路の動作最高動作可能周波数が異なる。
この発明の目的はかかる欠点を除去し、最高動
作可能周波数がビツト数可変範囲によらない遅延
回路を提供する事にある。この発明によれば入力
側が互に接続された任意のビツト数を持つ２個の
シフトレジスタ回路と制御信号により上記シフト
レジスタ回路の出力側を選択して入力する選択回
路とを基本構成回路とし、この基本構成回路を縦
続に接続して遅延回路を構成する。これ等の選択
回路に対する制御信号を変えて遅延ビツト数を変
化させることができる。
作可能周波数がビツト数可変範囲によらない遅延
回路を提供する事にある。この発明によれば入力
側が互に接続された任意のビツト数を持つ２個の
シフトレジスタ回路と制御信号により上記シフト
レジスタ回路の出力側を選択して入力する選択回
路とを基本構成回路とし、この基本構成回路を縦
続に接続して遅延回路を構成する。これ等の選択
回路に対する制御信号を変えて遅延ビツト数を変
化させることができる。
第２図はこの発明による可変遅延回路の一例を
示し、２ビツトから17ビツトまで１ビツト毎に遅
延ビツト数を変化させることができ、第１図と対
応する部分に同一符号を付けて示す。この例では
シフトレジスタ回路３，４，５及び６に対しそれ
ぞれ0.5ビツトのシフトレジスタ回路１６，１７，
１８及び１９がそれぞれ設けられ、それ等対応す
るシフトレジスタ回路の入力側は互に接続され
る。選択回路７，８，９及び１０はそれぞれシフ
トレジスタ回路３，１６，４，１７，５，１８及
び６，１９の各出力側を選択するようにされる。
シフトレジスタ回路１６〜１９も端子１１のクロ
ツクにて制御される。シフトレジスタ回路３，
４，５，６はそれぞれ8.5ビツト、4.5ビツト、2.5
ビツト、1.5ビツトとされる。
示し、２ビツトから17ビツトまで１ビツト毎に遅
延ビツト数を変化させることができ、第１図と対
応する部分に同一符号を付けて示す。この例では
シフトレジスタ回路３，４，５及び６に対しそれ
ぞれ0.5ビツトのシフトレジスタ回路１６，１７，
１８及び１９がそれぞれ設けられ、それ等対応す
るシフトレジスタ回路の入力側は互に接続され
る。選択回路７，８，９及び１０はそれぞれシフ
トレジスタ回路３，１６，４，１７，５，１８及
び６，１９の各出力側を選択するようにされる。
シフトレジスタ回路１６〜１９も端子１１のクロ
ツクにて制御される。シフトレジスタ回路３，
４，５，６はそれぞれ8.5ビツト、4.5ビツト、2.5
ビツト、1.5ビツトとされる。
シフトレジスタ回路３，１６、選択回路７は基
本構成回路をなし、同時にシフトレジスタ回路
４，１７、選択回路８、またシフトレジスタ回路
５，１８、選択回路９、更にシフトレジスタ回路
６，１９、選択回路１０もそれぞれ基本構成回路
であり、これ等基本構成回路が縦続接続されたも
のとなつている。
本構成回路をなし、同時にシフトレジスタ回路
４，１７、選択回路８、またシフトレジスタ回路
５，１８、選択回路９、更にシフトレジスタ回路
６，１９、選択回路１０もそれぞれ基本構成回路
であり、これ等基本構成回路が縦続接続されたも
のとなつている。
制御信号１２，１３，１４，１５により選択回
路７，８，９，１０がそれぞれシフトレジスタ回
路１６，１７，１８，１９に選択されている時は
入力端子１に印加された信号はシフトレジスタ回
路１６，１７，１８，１９を通つて出力端子２に
あらわれる。この間の遅延ビツト数は0.5×４＝
２ビツトである。又遅延回路７，８，９，１０が
それぞれシフトレジスタ回路３，４，５，６側に
選択されている時は入力端子１から出力端子２ま
での遅延ビツト数は8.5＋4.5＋2.5＋1.5＝17ビツ
トである。よつて制御信号１２，１３，１４，１
５を適当に組合わせると２ビツトから17ビツトま
で１ビツト毎に遅延ビツト数を変える事ができ
る。
路７，８，９，１０がそれぞれシフトレジスタ回
路１６，１７，１８，１９に選択されている時は
入力端子１に印加された信号はシフトレジスタ回
路１６，１７，１８，１９を通つて出力端子２に
あらわれる。この間の遅延ビツト数は0.5×４＝
２ビツトである。又遅延回路７，８，９，１０が
それぞれシフトレジスタ回路３，４，５，６側に
選択されている時は入力端子１から出力端子２ま
での遅延ビツト数は8.5＋4.5＋2.5＋1.5＝17ビツ
トである。よつて制御信号１２，１３，１４，１
５を適当に組合わせると２ビツトから17ビツトま
で１ビツト毎に遅延ビツト数を変える事ができ
る。
この可変遅延回路の全ての信号の流れを検討す
るため一例として選択回路７，８，９，１０がそ
れぞれシフトレジスタ回路３側、シフトレジスタ
回路１７側、シフトレジスタ回路１８側、シフト
レジスタ回路６側を選択している場合について考
える。
るため一例として選択回路７，８，９，１０がそ
れぞれシフトレジスタ回路３側、シフトレジスタ
回路１７側、シフトレジスタ回路１８側、シフト
レジスタ回路６側を選択している場合について考
える。
(1) クロツク信号によつてシフトレジスタ回路３
から書き出された信号は選択回路７を通つてシ
フトレジスタ回路１７の入力に入る。これ等シ
フトレジスタ回路３及び１７間の信号の流れの
遅延時間、つまり選択回路７の遅延時間はシフ
トレジスタ回路の出力側から選択回路までの遅
延時間tpd1選択回路からシフトレジスタ回路の
入力側までの遅延時間tpd2との和tpd1＋tpd2で
ある。
から書き出された信号は選択回路７を通つてシ
フトレジスタ回路１７の入力に入る。これ等シ
フトレジスタ回路３及び１７間の信号の流れの
遅延時間、つまり選択回路７の遅延時間はシフ
トレジスタ回路の出力側から選択回路までの遅
延時間tpd1選択回路からシフトレジスタ回路の
入力側までの遅延時間tpd2との和tpd1＋tpd2で
ある。
(2) シフトレジスタ回路１７から出た信号は選択
回路８を通りシフトレジスタ回路１８に入る。
この時の選択回路における信号の流れの遅延時
間はtpd1＋tpd2である。
回路８を通りシフトレジスタ回路１８に入る。
この時の選択回路における信号の流れの遅延時
間はtpd1＋tpd2である。
(3) シフトレジスタ回路１８から出た信号は選択
回路９を通りシフトレジスタ回路６に入る。こ
の時の選択回路９における信号の流れの遅延時
間はtpd1＋tpd2である。
回路９を通りシフトレジスタ回路６に入る。こ
の時の選択回路９における信号の流れの遅延時
間はtpd1＋tpd2である。
(4) シフトレジスタ回路６から出た信号は選択回
路１０を通り出力端子２にあらわれる。この時
の選択回路における信号の流れの遅延時間は
tpd1＋tpd2となる。
路１０を通り出力端子２にあらわれる。この時
の選択回路における信号の流れの遅延時間は
tpd1＋tpd2となる。
以上から明らかなように全ての前段シフトレジ
スタ回路からその次段のシフトレジスタ回路まで
の信号の流れの遅延時間は全て等しくtpd1＋tpd2
である。これは制御信号１２，１３，１４，１５
のどのような組合わせをもつても１つの信号の流
れの中に選択回路が必らず１個しか入らず、それ
以上の選択回路の遅延時間が相加されない事によ
る。第２図に示した回路構成でビツト数可変範囲
を広くとつても全ての信号の流れの最大遅延時間
はtpd1＋tpd2と一定であるため最高動作可能周波
数が低下する事はない。
スタ回路からその次段のシフトレジスタ回路まで
の信号の流れの遅延時間は全て等しくtpd1＋tpd2
である。これは制御信号１２，１３，１４，１５
のどのような組合わせをもつても１つの信号の流
れの中に選択回路が必らず１個しか入らず、それ
以上の選択回路の遅延時間が相加されない事によ
る。第２図に示した回路構成でビツト数可変範囲
を広くとつても全ての信号の流れの最大遅延時間
はtpd1＋tpd2と一定であるため最高動作可能周波
数が低下する事はない。
例えば５ビツトから1028ビツトまでのビツト数
可変範囲を持つ可変遅延回路を第２図に示した形
式で構成すれば選択回路の数は合計10個となる
が、全ての信号の流れの最大遅延時間は一定で
tpd1＋tpd2となる。今tpd1を30ns、tpd2を30nsと
すると最高動作可能周波数fcmaxは fcmax＝１／tpd1＋tpd2＝１／（30＋30）×10-9 ＝16.7×106〔Hz〕 となり、従来回路と比べ最大動作可能周波数は大
幅に改善することができる。
可変範囲を持つ可変遅延回路を第２図に示した形
式で構成すれば選択回路の数は合計10個となる
が、全ての信号の流れの最大遅延時間は一定で
tpd1＋tpd2となる。今tpd1を30ns、tpd2を30nsと
すると最高動作可能周波数fcmaxは fcmax＝１／tpd1＋tpd2＝１／（30＋30）×10-9 ＝16.7×106〔Hz〕 となり、従来回路と比べ最大動作可能周波数は大
幅に改善することができる。
第２図の実施例では１ビツト毎に可変し得る遅
延回路の構成例を示したが、シフトレジスタ回路
３，４，５，６，１６，１７，１８，１９のビツ
ト数を適当に選ぶ事により任意の遅延ビツト数毎
に可変及び任意のビツト数を持つ遅延回路が得ら
れる。
延回路の構成例を示したが、シフトレジスタ回路
３，４，５，６，１６，１７，１８，１９のビツ
ト数を適当に選ぶ事により任意の遅延ビツト数毎
に可変及び任意のビツト数を持つ遅延回路が得ら
れる。
以上説明した如くこの発明による可変遅延回路
は最高動作可能周波数が遅延ビツト数範囲によら
ず高速動作が可能である。又すべての信号の流れ
の遅延時間がビツト数制御信号によらないで一定
のためクロツク信号から遅延回路出力までの遅延
時間が一定となることは、デイジタル信号処理回
路等の回路設計が容易になる。
は最高動作可能周波数が遅延ビツト数範囲によら
ず高速動作が可能である。又すべての信号の流れ
の遅延時間がビツト数制御信号によらないで一定
のためクロツク信号から遅延回路出力までの遅延
時間が一定となることは、デイジタル信号処理回
路等の回路設計が容易になる。
第１図は従来の可変遅延回路を示すブロツク
図、第２図はこの発明による可変遅延回路の一実
施例を示すブロツク図である。 １：信号入力端子、２：信号出力端子、３，
４，５，６，１６，１７，１８，１９：遅延回路
としてのシフトレジスタ回路、７，８，９，１
０：選択回路、１１：クロツク入力端子、１２，
１３，１４，１５，１６：選択回路制御信号。
図、第２図はこの発明による可変遅延回路の一実
施例を示すブロツク図である。 １：信号入力端子、２：信号出力端子、３，
４，５，６，１６，１７，１８，１９：遅延回路
としてのシフトレジスタ回路、７，８，９，１
０：選択回路、１１：クロツク入力端子、１２，
１３，１４，１５，１６：選択回路制御信号。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号で動作する第１の遅延回路の入
力側と前記クロツク信号で動作する第２の遅延回
路の入力側とが共通に接続され、 前記第１の遅延回路の出力側は、制御信号によ
り２個の入力側のうち１個を選択する選択回路の
一方の入力側に接続され、 前記第２の遅延回路の出力側は前記選択回路の
他方の入力側に接続され、 これら第１の遅延回路、第２の遅延回路及び選
択回路を基本構成回路とし、該基本構成回路が複
数個縦続に接続され、 これ等基本構成回路の前記選択回路に対する制
御信号を変える事により遅延ビツト数を可変にし
た事を特徴とする可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352178A JPS54144853A (en) | 1978-05-04 | 1978-05-04 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352178A JPS54144853A (en) | 1978-05-04 | 1978-05-04 | Variable delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54144853A JPS54144853A (en) | 1979-11-12 |
| JPH0214813B2 true JPH0214813B2 (ja) | 1990-04-10 |
Family
ID=12945119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352178A Granted JPS54144853A (en) | 1978-05-04 | 1978-05-04 | Variable delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54144853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020261343A1 (ja) * | 2019-06-24 | 2020-12-30 | 本田技研工業株式会社 | 情報提供システム、及び情報提供方法 |
| WO2021130991A1 (ja) | 2019-12-26 | 2021-07-01 | 楽天グループ株式会社 | 不正検知システム、不正検知方法、及びプログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61201513A (ja) * | 1985-03-04 | 1986-09-06 | Matsushita Electric Ind Co Ltd | 波形等化器 |
| JP2746982B2 (ja) * | 1989-02-10 | 1998-05-06 | 日本電気株式会社 | 可変遅延回路 |
-
1978
- 1978-05-04 JP JP5352178A patent/JPS54144853A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020261343A1 (ja) * | 2019-06-24 | 2020-12-30 | 本田技研工業株式会社 | 情報提供システム、及び情報提供方法 |
| WO2021130991A1 (ja) | 2019-12-26 | 2021-07-01 | 楽天グループ株式会社 | 不正検知システム、不正検知方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54144853A (en) | 1979-11-12 |
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