JP2844971B2 - ディジタル符号処理システム - Google Patents
ディジタル符号処理システムInfo
- Publication number
- JP2844971B2 JP2844971B2 JP3174423A JP17442391A JP2844971B2 JP 2844971 B2 JP2844971 B2 JP 2844971B2 JP 3174423 A JP3174423 A JP 3174423A JP 17442391 A JP17442391 A JP 17442391A JP 2844971 B2 JP2844971 B2 JP 2844971B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signals
- selection circuit
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル符号処理シ
ステムの機能コア選択装置に利用する。
ステムの機能コア選択装置に利用する。
【０００２】
【従来の技術】従来、ディジタル符号処理システムは、
システム全体の機能を実現するために、システムに要求
される機能コア群を作成し、これら機能コア群を任意に
直接接続して目的とするシステム全体の機能を実現して
きた。
システム全体の機能を実現するために、システムに要求
される機能コア群を作成し、これら機能コア群を任意に
直接接続して目的とするシステム全体の機能を実現して
きた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来のディジタル符号処理システムでは、機能コア群を直
接接続するので、何らかの理由で機能コア群の仕様を変
更（機能コア群の一部の削除または追加を含む。）する
場合に、または各機能の動作順序を変換する必要が生じ
た場合に、新しいシステム全体の機能を実現することは
容易でない欠点があった。
来のディジタル符号処理システムでは、機能コア群を直
接接続するので、何らかの理由で機能コア群の仕様を変
更（機能コア群の一部の削除または追加を含む。）する
場合に、または各機能の動作順序を変換する必要が生じ
た場合に、新しいシステム全体の機能を実現することは
容易でない欠点があった。
【０００４】本発明は上記の欠点を解決するもので、機
能コアの仕様および動作順序を容易に変更することがで
き、新システムの全体機能の実現を容易にできるディジ
タル符号処理システムを提供することを目的とする。
能コアの仕様および動作順序を容易に変更することがで
き、新システムの全体機能の実現を容易にできるディジ
タル符号処理システムを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、１組の入力信
号を入力する正整数Ｎ個の入力端子と、入力する１組の
信号を処理して１以上の組の出力信号を生成する信号処
理回路を含むＮ個の機能コアと、この各信号処理回路の
１組の出力信号を出力するＮ個の出力端子とを備えたデ
ィジタル符号処理システムにおいて、入力する第一の指
令信号に基づき上記各信号処理回路の１以上の組の出力
信号を選択して正整数Ｍ組の出力信号を出力する第一の
選択回路と、入力する第二の指令信号に基づきＭ組の入
力信号を選択して上記各機能コアに１組ずつ与える第二
の選択回路とを備え、上記各機能コアは入力する第三の
指令信号に基づき上記Ｎ個の内の該当する入力端子から
の１組の入力信号と上記第二の選択回路からの１組の入
力信号とを選択して上記１組の信号として上記信号処理
回路に与える第三の選択回路を含み、上記第一、第二お
よび第三の指令信号を与える制御回路とを備えたことを
特徴とする。
号を入力する正整数Ｎ個の入力端子と、入力する１組の
信号を処理して１以上の組の出力信号を生成する信号処
理回路を含むＮ個の機能コアと、この各信号処理回路の
１組の出力信号を出力するＮ個の出力端子とを備えたデ
ィジタル符号処理システムにおいて、入力する第一の指
令信号に基づき上記各信号処理回路の１以上の組の出力
信号を選択して正整数Ｍ組の出力信号を出力する第一の
選択回路と、入力する第二の指令信号に基づきＭ組の入
力信号を選択して上記各機能コアに１組ずつ与える第二
の選択回路とを備え、上記各機能コアは入力する第三の
指令信号に基づき上記Ｎ個の内の該当する入力端子から
の１組の入力信号と上記第二の選択回路からの１組の入
力信号とを選択して上記１組の信号として上記信号処理
回路に与える第三の選択回路を含み、上記第一、第二お
よび第三の指令信号を与える制御回路とを備えたことを
特徴とする。
【０００６】また、本発明は、上記各出力端子はＮ番目
を除き次の機能コアの入力端子に接続されることができ
る。
を除き次の機能コアの入力端子に接続されることができ
る。
【０００７】さらに、本発明は、上記第一の選択回路の
出力と上記第二の選択回路の入力とが接続されることが
できる。
出力と上記第二の選択回路の入力とが接続されることが
できる。
【０００８】
【作用】各出力端子と次の機能コアの入力端子とが接続
されていく場合に、機能コアを変更するときには第一の
選択回路のＭ組の出力信号の１組を新しい機能コアに与
え、新しい機能コアの出力信号を第二の選択回路にＭ組
の入力信号の一つとしてあたえる。制御回路は第一、第
二および第三の選択回路にそれぞれ第一、第二および第
三の指令信号を与える。第一の選択回路は第一の指令信
号に基づき各信号処理回路の１以上の組の出力信号を選
択して正整数Ｍ組の出力信号を出力する。第二の選択回
路は第二の指令信号に基づきＭ組の入力信号を選択して
各機能コアに１組ずつ与える。各機能コアは第三の選択
回路で入力する第三の指令信号に基づきＮ個の内の該当
する入力端子からの１組の入力信号と第二の選択回路か
らの１組の入力信号とを選択して１組の信号として信号
処理回路に与える。機能コアの動作順序を変更するとき
には第一の選択回路の出力と第二の選択回路の入力とを
接続し、上記と同様に指令信号を与えて制御する。
されていく場合に、機能コアを変更するときには第一の
選択回路のＭ組の出力信号の１組を新しい機能コアに与
え、新しい機能コアの出力信号を第二の選択回路にＭ組
の入力信号の一つとしてあたえる。制御回路は第一、第
二および第三の選択回路にそれぞれ第一、第二および第
三の指令信号を与える。第一の選択回路は第一の指令信
号に基づき各信号処理回路の１以上の組の出力信号を選
択して正整数Ｍ組の出力信号を出力する。第二の選択回
路は第二の指令信号に基づきＭ組の入力信号を選択して
各機能コアに１組ずつ与える。各機能コアは第三の選択
回路で入力する第三の指令信号に基づきＮ個の内の該当
する入力端子からの１組の入力信号と第二の選択回路か
らの１組の入力信号とを選択して１組の信号として信号
処理回路に与える。機能コアの動作順序を変更するとき
には第一の選択回路の出力と第二の選択回路の入力とを
接続し、上記と同様に指令信号を与えて制御する。
【０００９】以上により機能コアの仕様および動作順序
を容易に変更することができ、新システムの全体機能の
実現を容易にできる。
を容易に変更することができ、新システムの全体機能の
実現を容易にできる。
【００１０】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例ディジタル符号処理システ
ムのブロック構成図である。
する。図１は本発明一実施例ディジタル符号処理システ
ムのブロック構成図である。
【００１１】図一において、ディジタル符号処理システ
ムは、１組の入力信号を入力する正整数Ｎ個の入力端子
１1 〜１N と、入力する１組の信号を処理して１以上の
組の出力信号を生成する信号処理回路１２1 〜１２N を
含むＮ個の機能コア１０1 〜１０N と、各信号処理回路
１２1 〜１２N の１組の出力信号を出力するＮ個の出力
端子２1 〜２N とを備える。
ムは、１組の入力信号を入力する正整数Ｎ個の入力端子
１1 〜１N と、入力する１組の信号を処理して１以上の
組の出力信号を生成する信号処理回路１２1 〜１２N を
含むＮ個の機能コア１０1 〜１０N と、各信号処理回路
１２1 〜１２N の１組の出力信号を出力するＮ個の出力
端子２1 〜２N とを備える。
【００１２】ここで本発明の特徴とするところは、入力
する第一の指令信号として指令信号Ｓ１に基づき各信号
処理回路１２1 〜１２N の１以上の組の出力信号を選択
して正整数Ｍ組の出力信号を出力する第一の選択回路と
して選択回路３０と、入力する第二の指令信号として指
定信号Ｓ２に基づきＭ組の入力信号を選択して各機能コ
ア１０1 〜１０N に１組ずつ与える第二の選択回路とし
て選択回路４０とを備え、各機能コア１０1 〜１０N は
入力する第三の指令信号として指定信号Ｓに基づきＮ個
の内の該当する入力端子１1 〜１N からの１組の入力信
号と選択回路４０からの１組の入力信号とを選択して１
組の信号として信号処理回路１２1 〜１２N に与える第
三の選択回路として選択回路１１1 〜１１N を含み、指
令信号Ｓ１〜Ｓ３を与える制御回路２０とを備えたこと
にある。
する第一の指令信号として指令信号Ｓ１に基づき各信号
処理回路１２1 〜１２N の１以上の組の出力信号を選択
して正整数Ｍ組の出力信号を出力する第一の選択回路と
して選択回路３０と、入力する第二の指令信号として指
定信号Ｓ２に基づきＭ組の入力信号を選択して各機能コ
ア１０1 〜１０N に１組ずつ与える第二の選択回路とし
て選択回路４０とを備え、各機能コア１０1 〜１０N は
入力する第三の指令信号として指定信号Ｓに基づきＮ個
の内の該当する入力端子１1 〜１N からの１組の入力信
号と選択回路４０からの１組の入力信号とを選択して１
組の信号として信号処理回路１２1 〜１２N に与える第
三の選択回路として選択回路１１1 〜１１N を含み、指
令信号Ｓ１〜Ｓ３を与える制御回路２０とを備えたこと
にある。
【００１３】また、各出力端子２1 〜２N はＮ番目を除
き次の機能コア１０1 〜１０N の入力端子１1 〜１N に
接続される。
き次の機能コア１０1 〜１０N の入力端子１1 〜１N に
接続される。
【００１４】このような構成のディジタル符号処理シス
テムの動作について説明する。図２は本発明のディジタ
ル符号処理システムの機能コアを変更する場合の手順を
示すフローチャートである。図３は本発明のディジタル
符号処理システムの機能コアの動作順序を変更する場合
の手順を示すフローチャートである。
テムの動作について説明する。図２は本発明のディジタ
ル符号処理システムの機能コアを変更する場合の手順を
示すフローチャートである。図３は本発明のディジタル
符号処理システムの機能コアの動作順序を変更する場合
の手順を示すフローチャートである。
【００１５】図１において、機能コア１０1 内の選択回
路１１1は、通常入力端子１1 よりの１組の入力信号を
選択し、信号処理回路１２1 へ出力する。信号処理回路
１２1 は、その機能に要求される仕様に従い信号処理を
行いｋ1 組の出力信号を通常は出力端子２1 へ出力し、
次の機能コア１０2 の入力端子１2 に与える。本実施例
ではさらにこのｋi 組の出力信号を選択回路３０に接続
する。
路１１1は、通常入力端子１1 よりの１組の入力信号を
選択し、信号処理回路１２1 へ出力する。信号処理回路
１２1 は、その機能に要求される仕様に従い信号処理を
行いｋ1 組の出力信号を通常は出力端子２1 へ出力し、
次の機能コア１０2 の入力端子１2 に与える。本実施例
ではさらにこのｋi 組の出力信号を選択回路３０に接続
する。
【００１６】機能コア１０1 〜１０N は、選択回路１１
1 〜１１N と信号処理回路１２1 〜１２N にて構成さ
れ、システム全体としては必要機能群の数（ここではＮ
個とする）だけ設けられ、出力端子２i は入力端子１
i+1 とは接続されているものとする。
1 〜１１N と信号処理回路１２1 〜１２N にて構成さ
れ、システム全体としては必要機能群の数（ここではＮ
個とする）だけ設けられ、出力端子２i は入力端子１
i+1 とは接続されているものとする。
【００１７】選択回路３０は、各機能コア１０1 〜１０
N より送出されてくるΣｋi 組（Σはｉ＝１〜Ｎの総
和）の信号群を入力信号とし、制御回路２０よりの指令
信号Ｓ１により、Ｍ組の信号を選択して出力端子３へ出
力する。
N より送出されてくるΣｋi 組（Σはｉ＝１〜Ｎの総
和）の信号群を入力信号とし、制御回路２０よりの指令
信号Ｓ１により、Ｍ組の信号を選択して出力端子３へ出
力する。
【００１８】選択回路４０は、入力端子４からの入力信
号から制御回路２０よりの指令信号Ｓ２により、Ｎ組の
出力信号を選択し、Ｎ組の機能コア１０1 〜１０N 内の
選択回路１１1 〜１１N のもう１組の入力へ送出する。
号から制御回路２０よりの指令信号Ｓ２により、Ｎ組の
出力信号を選択し、Ｎ組の機能コア１０1 〜１０N 内の
選択回路１１1 〜１１N のもう１組の入力へ送出する。
【００１９】ここで、たとえば図２を参照して機能コア
１０i （１≦ｉ≦Ｎ）の機能仕様を変更する場合につい
て説明する。
１０i （１≦ｉ≦Ｎ）の機能仕様を変更する場合につい
て説明する。
【００２０】まず、機能仕様の変更は信号処理回路内に
実施するものとし、新機能を実現するものを信号処理回
路１１j とし、これを含む機能コア１０j とする。
実施するものとし、新機能を実現するものを信号処理回
路１１j とし、これを含む機能コア１０j とする。
【００２１】機能コア１０j の入力と選択回路３０のＭ
組の出力信号の１組と接続し、かつ機能コア１０j の出
力信号を選択回路４０のＭ組の入力信号の１組と接続す
る。さらに制御回路２０は選択回路３０へは指令信号Ｓ
１を与えて機能コア１０i-1 の出力信号が機能コア１０
jへ接続するように制御し、また選択回路４０へは指令
信号Ｓ２を与えて機能コア１０j の出力信号が機能コア
１０i+1 内の選択回路１１i+1 のもう１組の入力へ出力
するように制御する。さらに、制御回路２０は機能コア
１０i+1 内の選択回路１１i+1 に指令信号Ｓ３を与えて
その出力信号を機能コア１０i よりの信号の代りに機能
コア１０j よりの信号を選択するように制御し、これを
信号処理回路１２i+1 へ送信する。
組の出力信号の１組と接続し、かつ機能コア１０j の出
力信号を選択回路４０のＭ組の入力信号の１組と接続す
る。さらに制御回路２０は選択回路３０へは指令信号Ｓ
１を与えて機能コア１０i-1 の出力信号が機能コア１０
jへ接続するように制御し、また選択回路４０へは指令
信号Ｓ２を与えて機能コア１０j の出力信号が機能コア
１０i+1 内の選択回路１１i+1 のもう１組の入力へ出力
するように制御する。さらに、制御回路２０は機能コア
１０i+1 内の選択回路１１i+1 に指令信号Ｓ３を与えて
その出力信号を機能コア１０i よりの信号の代りに機能
コア１０j よりの信号を選択するように制御し、これを
信号処理回路１２i+1 へ送信する。
【００２２】以上により機能コアの機能仕様の変更がで
きる。
きる。
【００２３】また、機能コア１０の動作順序の変更は、
図３に示すように選択回路３０のＭ組の出力を選択回路
４０のＭ組の入力と接続し、制御回路２０にて指令信号
Ｓ１〜Ｓ３を与えて選択回路１１、３０、４０を制御す
ることにより実現できる。
図３に示すように選択回路３０のＭ組の出力を選択回路
４０のＭ組の入力と接続し、制御回路２０にて指令信号
Ｓ１〜Ｓ３を与えて選択回路１１、３０、４０を制御す
ることにより実現できる。
【００２４】
【発明の効果】以上説明したように、本発明は、機能コ
アの仕様および動作順序を容易に変更することができ、
新システムの全体機能の実現を容易にできる優れた効果
がある。
アの仕様および動作順序を容易に変更することができ、
新システムの全体機能の実現を容易にできる優れた効果
がある。
【図１】本発明一実施例ディジタル符号処理システムの
ブロック構成図。
ブロック構成図。
【図２】本発明のディジタル符号処理システムの機能コ
アを変更する場合の手順を示すフローチャート
アを変更する場合の手順を示すフローチャート
【図３】本発明のディジタル符号処理システムの機能コ
アの動作順序を変更する場合のフローチャート
アの動作順序を変更する場合のフローチャート
１1 〜１N 、４ 入力端子 ２1 〜２N 、３ 出力端子 １０1 〜１０N 機能コア １１1 〜１１N 、３０、４０ 選択回路 １２1 〜１２N 信号処理回路 Ｓ１、Ｓ２、Ｓ３ 指令信号
Claims (3)
- 【請求項１】 １組の入力信号を入力する正整数Ｎ個の
入力端子と、入力する１組の信号を処理して１以上の組
の出力信号を生成する信号処理回路を含むＮ個の機能コ
アと、この各信号処理回路の１組の出力信号を出力する
Ｎ個の出力端子とを備えたディジタル符号処理システム
において、入力する第一の指令信号に基づき上記各信号
処理回路の１以上の組の出力信号を選択して正整数Ｍ組
の出力信号を出力する第一の選択回路と、入力する第二
の指令信号に基づきＭ組の入力信号を選択して上記各機
能コアに１組ずつ与える第二の選択回路とを備え、上記
各機能コアは入力する第三の指令信号に基づき上記Ｎ個
の内の該当する入力端子からの１組の入力信号と上記第
二の選択回路からの１組の入力信号とを選択して上記１
組の信号として上記信号処理回路に与える第三の選択回
路を含み、上記第一、第二および第三の指令信号を与え
る制御回路とを備えたことを特徴とするディジタル符号
処理システム。 - 【請求項２】 上記各出力端子はＮ番目を除き次の機能
コアの入力端子に接続された請求項１記載のディジタル
符号処理システム。 - 【請求項３】 上記第一の選択回路の出力と上記第二の
選択回路の入力とが接続された請求項１記載のディジタ
ル符号処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174423A JP2844971B2 (ja) | 1991-06-18 | 1991-06-18 | ディジタル符号処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174423A JP2844971B2 (ja) | 1991-06-18 | 1991-06-18 | ディジタル符号処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04369728A JPH04369728A (ja) | 1992-12-22 |
| JP2844971B2 true JP2844971B2 (ja) | 1999-01-13 |
Family
ID=15978292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174423A Expired - Lifetime JP2844971B2 (ja) | 1991-06-18 | 1991-06-18 | ディジタル符号処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844971B2 (ja) |
-
1991
- 1991-06-18 JP JP3174423A patent/JP2844971B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04369728A (ja) | 1992-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06196958A (ja) | プログラマブル可変長遅延回路 | |
| JP3378444B2 (ja) | シフト回路 | |
| JP2844971B2 (ja) | ディジタル符号処理システム | |
| JPH09270708A (ja) | ディジタル／アナログ変換器及び音声制御装置 | |
| JPH0595239A (ja) | レベル制御回路 | |
| US4488295A (en) | Alarm immune program signal | |
| JPH0214813B2 (ja) | ||
| JPH0514138A (ja) | 仮保持機能付きラツチ回路 | |
| JP2569765B2 (ja) | 信号処理集積回路装置 | |
| JPH04292018A (ja) | 可変ｃｒｃ発生回路 | |
| JPH06202852A (ja) | ディジタル信号処理装置及び方法 | |
| JP2648010B2 (ja) | パラレル―シリアル変換回路 | |
| JPS6121613A (ja) | 信号遅延ユニツト | |
| JPH04369923A (ja) | 信号切り替え装置 | |
| JP3368349B2 (ja) | 制御機器 | |
| JPS63246927A (ja) | 基準電圧発生回路 | |
| JPS6179308A (ja) | 正弦波合成信号発生回路 | |
| JPH05127788A (ja) | スイツチ信号の多入力回路 | |
| JPH02259800A (ja) | エコー発生回路 | |
| JPH04323914A (ja) | Ｄ／ａ変換器 | |
| JPH0637737A (ja) | Ｃｒｃ演算回路 | |
| JPH08330964A (ja) | デジタルアナログコンバータ | |
| JPH0757031B2 (ja) | 多段同期式ネットワーク | |
| JPH0546380A (ja) | プリセツト値発生装置 | |
| JPH04286414A (ja) | イコライザー回路 |