JPH0514138A - 仮保持機能付きラツチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 小さい回路規模で、高い汎用性を実現する。 【構成】 端子７をハイレベルにすると、オア回路１１
の出力はハイレベルになり、オア回路５の出力はアンド
回路４を通じてオア回路５の入力に帰還され、以降、入
力端子１に印加される信号のレベルが変化してもオア回
路５の出力信号は変化しない（ラッチ動作）。端子８に
ハイレベルの信号を印加した状態では、一度ハイレベル
の信号が端子１から入力されると、オア回路５の出力は
ハイレベルとなり、アンド回路４でアンドが成立し、オ
ア回路５の入力にハイレベルの信号が帰還される。従っ
て以降、入力端子１の信号レベルが変化しても、オア回
路５はハイレベルの信号を出力し続ける（仮保持動
作）。この回路を複数個用いることにより、ラッチある
いは仮保持する信号の数を種々に選択できる論理回路を
小規模のハードウェアで構成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮保持機能およびラッ
チ機能を備えた論理回路に関するものである。

【０００２】

【従来の技術】複数のディジタル信号をラッチしたり、
あるいは仮保持したりする従来の論理回路の例を図４に
示す。図４（Ａ）の論理回路は、１つの信号をラッチ
し、３つの信号を仮保持するための回路であり、１つの
ラッチ回路と、３つの仮保持回路とにより構成されてい
る。一方、図４（Ｂ）の論理回路は、３つの信号をラッ
チし、１つの信号を仮保持するための回路であり、３つ
のラッチ回路と、１つの仮保持回路とにより構成されて
いる。

【０００３】

【発明が解決しようとする課題】このように従来は、論
理回路に要求される機能に応じて、それを構成するラッ
チ回路および仮保持回路の数を変え、論理回路ごとに異
なるハードウェアを作成しなければならなかった。ま
た、ラッチ回路と仮保持回路との組を複数設けて論理回
路を構成し、各組ごとにいずれかの回路を選択できるよ
うにすれば、汎用性のある論理回路となるが、その場合
には論理回路の規模が大きくなるという問題があった。

【０００４】本発明の目的は、このような問題を解決
し、要求される機能に応じてハードウェアを変える必要
がなく、しかも回路規模が小さい仮保持機能付きラッチ
回路を提供することにある。

【０００５】

【課題を解決するための手段】第１の発明の仮保持機能
付きラッチ回路は、第１〜第４のアンド回路と、第１お
よび第２のオア回路と、第１および第２の反転回路とか
ら成り、前記第１のアンド回路の一方の入力端子はデー
タ入力端子に、もう一方の入力端子は前記第２の反転回
路の出力端子に、出力端子は第１のオア回路の一方の入
力端子にそれぞれ接続され、前記第２のアンド回路の一
方の入力端子は前記第２の反転回路の入力端子と前記第
２のオア回路の出力端子とに、もう一方の入力端子は第
１のオア回路の出力端子に、出力端子は前記第１のオア
回路のもう一方の入力端子にそれぞれ接続され、前記第
１のオア回路の出力端子はデータ出力端子と前記第３の
アンド回路の第１の入力端子とに接続され、前記第３の
アンド回路の第２の入力端子はクリア端子に、第３の入
力端子は仮保持イネーブル端子に、出力端子は前記第２
のオア回路の一方の入力端子にそれぞれ接続され、前記
第１の反転回路の入力端子は前記仮保持イネーブル端子
に、出力端子は前記第４のアンド回路の一方の入力端子
にそれぞれ接続され、前記第４のアンド回路のもう一方
の入力端子はラッチイネーブル端子に、出力端子は前記
第２のオア回路のもう一方の入力端子にそれぞれ接続さ
れている。

【０００６】第２の発明の論理回路は、請求項１に記載
の仮保持機能付きラッチ回路を複数個用いて構成されて
いる。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１の本発明による仮保持機能付きラッチ回
路の一例を示す。この回路はラッチおよび仮保持機能を
実現する第１の回路部と、第１の回路部を制御する第２
の回路部とから成る。

【０００８】そして、第１の回路部はアンド回路３，
４、オア回路５、ならびに反転回路２から成り、アンド
回路３の一方の入力端子はデータ入力端子１に、もう一
方の入力端子は反転回路２の出力端子に、出力端子はオ
ア回路５の一方の入力端子にそれぞれ接続されている。
アンド回路４の一方の入力端子は反転回路の入力端子
に、もう一方の入力端子はオア回路５の出力端子に、出
力端子はオア回路５のもう一方の入力端子にそれぞれ接
続されている。オア回路５の出力端子はデータ出力端子
６に接続されている。

【０００９】第２の回路部は、アンド回路９，１０、オ
ア回路１１、ならびに反転回路１２とから成り、アンド
回路９の第１の入力端子はオア回路５の出力端子に、第
２の入力端子はクリア端子１３に、第３の入力端子は仮
保持イネーブル端子８に、出力端子はオア回路１１の一
方の入力端子にそれぞれ接続されている。アンド回路１
０の一方の入力端子はラッチイネーブル端子７に、もう
一方の入力端子は反転回路１２の出力端子に、出力端子
はオア回路１１のもう一方の入力端子にそれぞれ接続さ
れている。反転回路１２の入力端子は仮保持イネーブル
端子８に接続され、オア回路１１の出力端子は反転回路
２の入力端子に接続されている。

【００１０】次に、図２のタイミングチャートを参照し
て動作を説明する。ラッチイネーブル端子７および仮保
持イネーブル端子８に共にローレベルの信号が与えられ
た場合には、オア回路１１の出力信号は常にローレベル
となるので、反転回路２の出力信号はハイレベルとな
り、アンド回路３は常に導通状態となる。従って、入力
端子１から入力されるデータ入力信号は、アンド回路３
およびオア回路５を通じてそのままデータ出力端子６に
出力される。

【００１１】仮保持イネーブル端子８にローレベルの信
号が与えられている状態で、ラッチイネーブル端子７の
信号がハイレベルに変化すると、その立上りでデータ入
力信号がラッチされる。例えばタイミングａでラッチイ
ネーブル端子７の信号がハイレベルに立ち上がると、ア
ンド回路１０の出力信号がハイレベルになるので、オア
回路１１の出力信号もハイレベルに変化する。従って、
オア回路５の出力信号はアンド回路４を通じてオア回路
５の入力に帰還され、以降、入力端子１のデータ入力信
号がローレベルに変化しても、オア回路５の出力信号は
ハイレベルを維持する。

【００１２】一方、ラッチイネーブル端子７にローレベ
ルの信号が与えられている状態で、仮保持イネーブル端
子８にハイレベルの信号を印加すると、回路は仮保持モ
ードで動作する。すなわちこの場合には、オア回路５の
出力信号はアンド回路９およびオア回路１１を通じてア
ンド回路４に入力される。従って、入力端子１に例えば
タイミングｂで一度ハイレベルの信号が入力されると、
オア回路５の出力信号はハイレベルとなり、その信号は
上述の経路でアンド回路４に入力され、またオア回路５
の出力から直接アンド回路４の入力に与えられる。従っ
て、アンド回路でアンドが成立し、オア回路５の入力に
ハイレベルの信号が帰還され、以降、入力端子１の信号
がローレベルに変化してもオア回路５の出力信号はハイ
レベルを維持する。このハイレベルの出力信号は、クリ
ア端子１３にローレベルの信号が入力され、それがアン
ド回路９、オア回路１１、ならびにアンド回路４の経路
でオア回路５に入力されるまで維持される。

【００１３】この仮保持機能付きラッチ回路を複数個用
いることにより、必要な数の信号をラッチし、また必要
な数の信号を仮保持する論理回路を構成できる。図３に
その一例を示す。この論理回路は図１の回路１００を４
つ用いて構成されている。なお、各回路１００に３本の
信号線により接続された端子１０１は端子７，８，１３
をまとめて示したものである。これらの端子７，８，１
３（１０１）に上述したように所定の論理レベルの信号
を与えることにより、各回路１００を個別にラッチ回路
として、あるいは仮保持回路として動作させることがで
きる。そして、図１の回路図から分かるようにこの仮保
持機能付きラッチ回路１００は極めて簡素な回路構成で
あるから、図３の論理回路は小規模のハードウェアによ
り実現できる。

【００１４】

【発明の効果】以上説明したように第１の発明の仮保持
機能付きラッチ回路は、ラッチおよび仮保持機能を実現
する第１の回路部と、第１の回路部を制御する第２の回
路部とから成り、どのような制御信号を与えるかによっ
て、ラッチ回路として動作させるか、あるいは仮保持回
路として動作させるかを切り替えることができる。従っ
て、この仮保持機能付きラッチ回路を複数個用いること
により、必要な数の信号をラッチし、また必要な数の信
号を仮保持できる汎用性の高い論理回路を構成できる。
そして、上記第１および第２の回路部はいずれも、２つ
のアンド回路、１つのオア回路、ならびに１つの反転回
路から成り、それらの構成は極めて簡素であるから、小
規模のハードウェアで上記論理回路を実現できる。

【００１５】第２の発明の論理回路は、第１の発明の仮
保持機能付きラッチ回路を複数個用いて構成されている
ので、ラッチする信号の数および仮保持する信号の数を
種々選択して設定でき、高い汎用性を備えている。ま
た、第１の発明の仮保持機能付きラッチ回路は構成が簡
素であるから、第２の発明による論理回路は小規模のハ
ードウェアで実現できる。

【図面の簡単な説明】

【図１】本発明による仮保持機能付きラッチ回路の一例
を示す回路図である。

【図２】図１のラッチ回路の動作を説明するためのタイ
ミングチャートである。

【図３】図１のラッチ回路を用いて構成した論理回路の
一例を示すブロック図である。

【図４】従来のラッチ回路および仮保持回路を用いて構
成した論理回路を示すブロック図である。

【符号の説明】

１ データ入力端子 ２，１２ 反転回路 ３，４，９，１０ アンド回路 ５，１１ オア回路 ６ データ出力端子 ７ ラッチイネーブル端子 ８ 仮保持イネーブル端子 １３ クリア端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１〜第４のアンド回路と、第１および第
   ２のオア回路と、第１および第２の反転回路とから成
   り、 前記第１のアンド回路の一方の入力端子はデータ入力端
   子に、もう一方の入力端子は前記第２の反転回路の出力
   端子に、出力端子は第１のオア回路の一方の入力端子に
   それぞれ接続され、 前記第２のアンド回路の一方の入力端子は前記第２の反
   転回路の入力端子と前記第２のオア回路の出力端子と
   に、もう一方の入力端子は第１のオア回路の出力端子
   に、出力端子は前記第１のオア回路のもう一方の入力端
   子にそれぞれ接続され、 前記第１のオア回路の出力端子はデータ出力端子と前記
   第３のアンド回路の第１の入力端子とに接続され、 前記第３のアンド回路の第２の入力端子はクリア端子
   に、第３の入力端子は仮保持イネーブル端子に、出力端
   子は前記第２のオア回路の一方の入力端子にそれぞれ接
   続され、 前記第１の反転回路の入力端子は前記仮保持イネーブル
   端子に、出力端子は前記第４のアンド回路の一方の入力
   端子にそれぞれ接続され、 前記第４のアンド回路のもう一方の入力端子はラッチイ
   ネーブル端子に、出力端子は前記第２のオア回路のもう
   一方の入力端子にそれぞれ接続された仮保持機能付きラ
   ッチ回路。
2. 【請求項２】請求項１に記載の仮保持機能付きラッチ回
   路を複数個用いて構成された論理回路。