JPS6134260B2 - - Google Patents
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- JPS6134260B2 JPS6134260B2 JP51001529A JP152976A JPS6134260B2 JP S6134260 B2 JPS6134260 B2 JP S6134260B2 JP 51001529 A JP51001529 A JP 51001529A JP 152976 A JP152976 A JP 152976A JP S6134260 B2 JPS6134260 B2 JP S6134260B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に
MISFET（絶縁ゲート型電界効果トランジス
タ）で構成された論理回路（以下、MIS論理回路
と称す）を対象とする。
MISFET（絶縁ゲート型電界効果トランジス
タ）で構成された論理回路（以下、MIS論理回路
と称す）を対象とする。
MISFETで構成された論理回路を大別する
と、レシオ型とレシオレス型となる。前者は負荷
MISFETと駆動MISFETとのコンダクタンスgm
比で２値の出力信号を形成するものであり、後者
は負荷容量に予め充電された電荷を入力信号で制
御されるスインチングMISFETで放電させるか
否かにより出力に２値のレベルを得るものであ
る。レシオ型にあつては、負荷と駆動MISFET
とを通して直流電流を流すものであるため消費電
力が大きくなるという欠点を有する。
と、レシオ型とレシオレス型となる。前者は負荷
MISFETと駆動MISFETとのコンダクタンスgm
比で２値の出力信号を形成するものであり、後者
は負荷容量に予め充電された電荷を入力信号で制
御されるスインチングMISFETで放電させるか
否かにより出力に２値のレベルを得るものであ
る。レシオ型にあつては、負荷と駆動MISFET
とを通して直流電流を流すものであるため消費電
力が大きくなるという欠点を有する。
この点、レシオレス型における消費電力は負荷
容量への充電電流のみとなるから消費電力が小さ
くなる。また、入力が印加されるスインチング
MISFETは、負荷MISFETとのコンダクタンス
gm比を採ることを要しないからレシオ型に比べ
その占有面積が小となり高集積化が図られる。
容量への充電電流のみとなるから消費電力が小さ
くなる。また、入力が印加されるスインチング
MISFETは、負荷MISFETとのコンダクタンス
gm比を採ることを要しないからレシオ型に比べ
その占有面積が小となり高集積化が図られる。
しかし、半導体集積回路にあつては、通常配線
は多層化されており、導電性多結晶シリコン層を
下層の配線として用い、その上に１〜0.9μ程度
のPSG膜を介してAl配線が形成されるものであ
る。したがつて、上記両配線層が交叉する部分に
おいて寄生容量が形成され、信号レベルがフロー
テイング状態となるレシオレス型にあつては、ク
ロストークによる誤動作の生ずる慮れが大であ
る。
は多層化されており、導電性多結晶シリコン層を
下層の配線として用い、その上に１〜0.9μ程度
のPSG膜を介してAl配線が形成されるものであ
る。したがつて、上記両配線層が交叉する部分に
おいて寄生容量が形成され、信号レベルがフロー
テイング状態となるレシオレス型にあつては、ク
ロストークによる誤動作の生ずる慮れが大であ
る。
なお、相補型MOS（CMOS）回路は、原理的
に直流消費電力は零であつて、出力が固定レベル
となるため、消費電力動作マージン共にすぐれて
いるが、一般にｎチヤンネル型MISFETをｐ型
ウエル（Well）に構成しなければならなく、ま
た、入力信号数に対して２倍の数のMISFETを
必要とするため集積度が低くなる。
に直流消費電力は零であつて、出力が固定レベル
となるため、消費電力動作マージン共にすぐれて
いるが、一般にｎチヤンネル型MISFETをｐ型
ウエル（Well）に構成しなければならなく、ま
た、入力信号数に対して２倍の数のMISFETを
必要とするため集積度が低くなる。
本発明は上記問題点を解決するためなされたも
ので、その目的とするところは、低消費電力、広
動作マージンであつて、高集積度のMIS論理回路
で構成された半導体集積回路を提供することにあ
る。
ので、その目的とするところは、低消費電力、広
動作マージンであつて、高集積度のMIS論理回路
で構成された半導体集積回路を提供することにあ
る。
上記目的を達成するための本発明の基本的構成
は、一又は二以上の入力に対して一の出力を形成
するMIS論理回路の組合せで構成された半導体集
積回路であつて、上記MIS論理回路の出力レベル
を容量負荷の電荷の有無により形成するようにし
たものにおいて、上記MIS論理回路のうち、その
出力線が他の信号線と交叉するものについて、出
力電圧レベルが直流的に決定されるインバータ回
路を介して上記出力線を配するようにしてなるこ
とを特徴とするものである。
は、一又は二以上の入力に対して一の出力を形成
するMIS論理回路の組合せで構成された半導体集
積回路であつて、上記MIS論理回路の出力レベル
を容量負荷の電荷の有無により形成するようにし
たものにおいて、上記MIS論理回路のうち、その
出力線が他の信号線と交叉するものについて、出
力電圧レベルが直流的に決定されるインバータ回
路を介して上記出力線を配するようにしてなるこ
とを特徴とするものである。
以下、実施例にそつて図面を参照し、本発明を
具体的に説明する。
具体的に説明する。
第１図は本発明の要部一例を示す回路図であ
る。
る。
同図において、ｎチヤンネル型MISFETQ1
は、負荷容量C1へ予充電（プリチヤージ）を行
なうためのスイツチング手段であり、クロツクパ
ルス１によつて制御される。ｐチヤンネル
MISFETQ5は、上記負荷容量C1の充電電荷の放
電経路を形成するスイツチング手段であり、クロ
ツクパルスφ２によつて制御される。上記クロツ
クパルス１，φ２は、MISFETQ1がON（又は
OFF）のときはMISFETQ5がOFF（又はON）
となるような位相関係にあるものとする。また、
上記MISFETQ1，Q5間に直列接続されたｐチヤ
ンネルMISFETQ2，Q3及びこれに並列に接続さ
れたｐチヤンネルMISFETQ4は、入力信号が印
加される論理ブロツクを構成するものであり、そ
れぞれ入力信号Ａ〜Ｃが印加される。したがつ
て、この論理回路の出力には・＋が得られ
るものとなる（正論理の場合）。この信号はタイ
ミングパルスφ２において負荷容量C1に電荷が
蓄積されているか否かにより形成されるものであ
る。したがつて、この出力ラインが他の信号ライ
ンと交叉し容量結合されている場合、特に基準電
位レベル（アースレベル）出力時に、上記交叉し
ている信号線からの信号電圧で上記放電状態の負
荷容量C1に結合容量を介して充電がなされるこ
とになる。本実施例においては、このクロストー
クを防止するため、上記論理出力をｎチヤンネル
MISFETQ6，ＰチヤンネルMISFETQ7で構成さ
れた相補型直流インバータ回路を介して出力線を
配するものとする。言い換えれば、信号線が交叉
するものについては、出力電圧レベルが直流的に
決定されるところのスタテイツクインバータ回路
を介した出力線で交叉させるようにする。なお、
本実施例回路においては、負荷容量C1への充電
用スイツチング手段として、ｎチヤンネル
MISFETQ1を用いたのは、負荷容量C1への充電
電圧を高くして大きな信号レベルを得るためのも
のであるが、これに限定されずｐチヤンネル
MISFETで構成されるものであつてもよい。こ
の場合、電源電圧ＶDDの極性が逆となる。
は、負荷容量C1へ予充電（プリチヤージ）を行
なうためのスイツチング手段であり、クロツクパ
ルス１によつて制御される。ｐチヤンネル
MISFETQ5は、上記負荷容量C1の充電電荷の放
電経路を形成するスイツチング手段であり、クロ
ツクパルスφ２によつて制御される。上記クロツ
クパルス１，φ２は、MISFETQ1がON（又は
OFF）のときはMISFETQ5がOFF（又はON）
となるような位相関係にあるものとする。また、
上記MISFETQ1，Q5間に直列接続されたｐチヤ
ンネルMISFETQ2，Q3及びこれに並列に接続さ
れたｐチヤンネルMISFETQ4は、入力信号が印
加される論理ブロツクを構成するものであり、そ
れぞれ入力信号Ａ〜Ｃが印加される。したがつ
て、この論理回路の出力には・＋が得られ
るものとなる（正論理の場合）。この信号はタイ
ミングパルスφ２において負荷容量C1に電荷が
蓄積されているか否かにより形成されるものであ
る。したがつて、この出力ラインが他の信号ライ
ンと交叉し容量結合されている場合、特に基準電
位レベル（アースレベル）出力時に、上記交叉し
ている信号線からの信号電圧で上記放電状態の負
荷容量C1に結合容量を介して充電がなされるこ
とになる。本実施例においては、このクロストー
クを防止するため、上記論理出力をｎチヤンネル
MISFETQ6，ＰチヤンネルMISFETQ7で構成さ
れた相補型直流インバータ回路を介して出力線を
配するものとする。言い換えれば、信号線が交叉
するものについては、出力電圧レベルが直流的に
決定されるところのスタテイツクインバータ回路
を介した出力線で交叉させるようにする。なお、
本実施例回路においては、負荷容量C1への充電
用スイツチング手段として、ｎチヤンネル
MISFETQ1を用いたのは、負荷容量C1への充電
電圧を高くして大きな信号レベルを得るためのも
のであるが、これに限定されずｐチヤンネル
MISFETで構成されるものであつてもよい。こ
の場合、電源電圧ＶDDの極性が逆となる。
このように、論理回路の構成は、レシオレス型
のもの、言い換えれば、第２図に示すように、入
力Ａ〜Ｅの論理出力OUT′が、負荷容量C1への電
荷の有無により２値の信号を形成するものであつ
て、その出力ラインl1が他の信号ラインl2と交叉
する場合には、この論理回路１の出力OUT′を相
補型直流インバータ回路２を介し、その出力
OUTを上記交叉する出力ラインl1とする。
のもの、言い換えれば、第２図に示すように、入
力Ａ〜Ｅの論理出力OUT′が、負荷容量C1への電
荷の有無により２値の信号を形成するものであつ
て、その出力ラインl1が他の信号ラインl2と交叉
する場合には、この論理回路１の出力OUT′を相
補型直流インバータ回路２を介し、その出力
OUTを上記交叉する出力ラインl1とする。
また、第３図は縦型ROM３の入出力回路（同
図においては出力回路）として用いられるクロツ
クド相補型インバータ回路（一般にはC2MOSと
呼ばれている）に本発明を適用した一実施回路を
示すものである。同図において、MISFETQ15〜
Q17はROMを構成するものであつて、
MISFETQ8は上記ROMの読み出し用MISFETで
ある。そして、MISFETQ9〜Q12は上記C2MOS
インバータ回路を構成し、MISFETQ13，Q14が
相補型直流インバータ回路を構成するものであ
る。
図においては出力回路）として用いられるクロツ
クド相補型インバータ回路（一般にはC2MOSと
呼ばれている）に本発明を適用した一実施回路を
示すものである。同図において、MISFETQ15〜
Q17はROMを構成するものであつて、
MISFETQ8は上記ROMの読み出し用MISFETで
ある。そして、MISFETQ9〜Q12は上記C2MOS
インバータ回路を構成し、MISFETQ13，Q14が
相補型直流インバータ回路を構成するものであ
る。
第４図は、この入出力回路を半導体集積回路に
構成する場合の一例を示すパターン図である。同
図において、実線で示す部分は導電性多結晶シリ
コン層で形成されたMISFETのゲート電極又は
第１層目の配線を示すものである。また、一点鎖
線で示した部分は、上記多結晶シリコン層をマス
クの一部として用いて形成された拡散層を示す。
構成する場合の一例を示すパターン図である。同
図において、実線で示す部分は導電性多結晶シリ
コン層で形成されたMISFETのゲート電極又は
第１層目の配線を示すものである。また、一点鎖
線で示した部分は、上記多結晶シリコン層をマス
クの一部として用いて形成された拡散層を示す。
そして破線で示す部分は、PSG膜により上記導
電性多結晶シリコン層と絶縁分離されて形成され
たAl配線層を示す。
電性多結晶シリコン層と絶縁分離されて形成され
たAl配線層を示す。
なお、二点鎖線で囲まれた部分４はｐ型ウエル
領域を示すものであり、ここにｎチヤンネル
MISFETQ11，Q12及びQ14が形成される。したが
つて、このウエル４内の拡散層はｎ型拡散層を示
すものである。また、拡散層５は、p+拡散領域
であつて、いわゆるガードリングの作用をなすも
のである。さらに、導電性多結晶シリコン層６は
シールド効果を持たせるためのもので、ｐチヤン
ネルMISFETのソース又はドレインからなるｐ
型ウエル領域に向つて流れる漏洩電流を防止する
ものである。
領域を示すものであり、ここにｎチヤンネル
MISFETQ11，Q12及びQ14が形成される。したが
つて、このウエル４内の拡散層はｎ型拡散層を示
すものである。また、拡散層５は、p+拡散領域
であつて、いわゆるガードリングの作用をなすも
のである。さらに、導電性多結晶シリコン層６は
シールド効果を持たせるためのもので、ｐチヤン
ネルMISFETのソース又はドレインからなるｐ
型ウエル領域に向つて流れる漏洩電流を防止する
ものである。
同図において、MISFETが構成される部分の
ゲートの部分にQ8〜Q14の文字を付すものであ
る。コンタクトCP1は、Al配線層で構成された電
源ＶDDラインとMISFETQ12，Q14のソースを構
成する拡散層と接続する部分である。コンタクト
CP2は、Al配線層で構成されたクロツク線ｂと
MISFETQ12の導電性多結晶シリコン層のゲート
と接続する部分である。コンタクトCP3は、入力
ラインである導電性多結晶シリコン層とAl配線
とを接続する部分であり、このAl配線層は、さ
らにコンタクトCP4によりMISFETQ11のゲート
である導電性多結晶シリコン層と、コンタクト
CP10によりMISFETQ10のゲートである導電性多
結晶シリコン層と、CP9によりMISFETQ8のドレ
インである拡散層とそれぞれ接続される。また、
コンタクトCP5，CP6，CP11，CP12はそれぞれAl
配線によりMISFETQ11のドレイン、Q14のゲー
ト、Q10のドレイン、Q13のゲートを共通に接続
する部分である。コンタクトCP15はAl配線で構
成されたクロツク線φｂとMISFETQ9の導電性
多結晶シリコン層で構成されたゲートとを接続す
る部分である。同様にコンタクトCP16はクロツ
ク線φａとMISFETQ8のゲートとを接続する部
分である。コンタクトCP17は、Al配線で構成さ
れたアースVssラインとMISFETQ8，Q9及びQ13
の共通のソースである拡散層とを接続する部分で
ある。そして、コンタクトCP7（CP8），CP14，
CP13は、MISFETQ14のドレイン、出力線を構成
する導電性多結晶シリコン層MISFETQ13のドレ
インをそれぞれ共通に接続する部分である。な
お、CP8は、同図において上側に出力線を配する
ときに用いるものである。
ゲートの部分にQ8〜Q14の文字を付すものであ
る。コンタクトCP1は、Al配線層で構成された電
源ＶDDラインとMISFETQ12，Q14のソースを構
成する拡散層と接続する部分である。コンタクト
CP2は、Al配線層で構成されたクロツク線ｂと
MISFETQ12の導電性多結晶シリコン層のゲート
と接続する部分である。コンタクトCP3は、入力
ラインである導電性多結晶シリコン層とAl配線
とを接続する部分であり、このAl配線層は、さ
らにコンタクトCP4によりMISFETQ11のゲート
である導電性多結晶シリコン層と、コンタクト
CP10によりMISFETQ10のゲートである導電性多
結晶シリコン層と、CP9によりMISFETQ8のドレ
インである拡散層とそれぞれ接続される。また、
コンタクトCP5，CP6，CP11，CP12はそれぞれAl
配線によりMISFETQ11のドレイン、Q14のゲー
ト、Q10のドレイン、Q13のゲートを共通に接続
する部分である。コンタクトCP15はAl配線で構
成されたクロツク線φｂとMISFETQ9の導電性
多結晶シリコン層で構成されたゲートとを接続す
る部分である。同様にコンタクトCP16はクロツ
ク線φａとMISFETQ8のゲートとを接続する部
分である。コンタクトCP17は、Al配線で構成さ
れたアースVssラインとMISFETQ8，Q9及びQ13
の共通のソースである拡散層とを接続する部分で
ある。そして、コンタクトCP7（CP8），CP14，
CP13は、MISFETQ14のドレイン、出力線を構成
する導電性多結晶シリコン層MISFETQ13のドレ
インをそれぞれ共通に接続する部分である。な
お、CP8は、同図において上側に出力線を配する
ときに用いるものである。
以上説明したような本実施例回路によれば、下
記の理由によりその目的が達成できる。
記の理由によりその目的が達成できる。
論理回路をレシオレス型のMISFETによつて
構成しているため、その消費電力を小さくでき
る。また、上記論理回路の出力線が他の信号線と
交叉するものについて、出力電圧レベルが直流的
に決定されるインバータ回路を介して上記出力線
を配しているため、この出力線がフローテイング
状態になることを防止できる。したがつてクロス
トークによる影響を受けることがなく誤動作の虞
れはない。したがつて、動作マージンを大きく採
ることができる。
構成しているため、その消費電力を小さくでき
る。また、上記論理回路の出力線が他の信号線と
交叉するものについて、出力電圧レベルが直流的
に決定されるインバータ回路を介して上記出力線
を配しているため、この出力線がフローテイング
状態になることを防止できる。したがつてクロス
トークによる影響を受けることがなく誤動作の虞
れはない。したがつて、動作マージンを大きく採
ることができる。
特に上記インバータ回路として相補型直流イン
バータ回路を用いた場合には、このインバータ回
路の出力信号は電源ＶDD又はＶSSに固定された直
流レベルであるため、動作マージンをより一層大
きく採ることができる。また、一般に相補型直流
インバータ回路は、原理的には直流電力が零であ
る。このため、この回路を付加したことによる消
費電力の増大はない。さらに、出力ラインが他の
入出力等の信号ラインと交叉する論理回路にのみ
出力電圧レベルが直流的に決定されるインバータ
回路を付加するものであり、必要最小とすること
により高集積度は維持できる。したがつて、本発
明を適用することにより、低消費電力広動作マー
ジンを図りつつ高集積度を維持した半導体集積回
路を得ることができる。
バータ回路を用いた場合には、このインバータ回
路の出力信号は電源ＶDD又はＶSSに固定された直
流レベルであるため、動作マージンをより一層大
きく採ることができる。また、一般に相補型直流
インバータ回路は、原理的には直流電力が零であ
る。このため、この回路を付加したことによる消
費電力の増大はない。さらに、出力ラインが他の
入出力等の信号ラインと交叉する論理回路にのみ
出力電圧レベルが直流的に決定されるインバータ
回路を付加するものであり、必要最小とすること
により高集積度は維持できる。したがつて、本発
明を適用することにより、低消費電力広動作マー
ジンを図りつつ高集積度を維持した半導体集積回
路を得ることができる。
本発明はMIS論理回路の組合で構成される半導
体集積回路に広く適用できる。
体集積回路に広く適用できる。
第１図、第３図はそれぞれ本発明の一実施例を
示す回路図、第２図は本発明を説明するためのブ
ロツク線図、第４図は第３図の回路を半導体集積
回路に構成する場合の一例を示すパターン図であ
る。 １……レシオレス回路、２……相補型直流イン
バータ回路、３……ROM、４……ウエル、５…
…ガードリング、６……シールド導電性多結晶シ
リコン層。
示す回路図、第２図は本発明を説明するためのブ
ロツク線図、第４図は第３図の回路を半導体集積
回路に構成する場合の一例を示すパターン図であ
る。 １……レシオレス回路、２……相補型直流イン
バータ回路、３……ROM、４……ウエル、５…
…ガードリング、６……シールド導電性多結晶シ
リコン層。
Claims (1)
- 【特許請求の範囲】 １ クロツクに従つて動作し、かつその出力レベ
ルが容量負荷の電荷の有無によつて形成される
MIS論理回路を含む半導体集積回路において、 上記MIS論理回路は、それに電源を供給する一
組の電源線間に配置され、 上記MIS論理回路にクロツクを供給するクロツ
ク線が、上記電源線と平行に配置され、 上記MIS論理回路の出力信号を受け、かつ該出
力信号に応答して、そのレベルが直流的に決定さ
れる出力信号を形成する回路が、上記一組の電源
線間に配置され、 上記回路の出力信号が供給される出力線が、上
記クロツク線と交叉するよう配置されていること
を特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP152976A JPS5285487A (en) | 1976-01-09 | 1976-01-09 | Semiconductor integrated circuit |
| DE19762659221 DE2659221A1 (de) | 1976-01-09 | 1976-12-28 | Integrierte halbleiterschaltung |
| CH2677A CH604372A5 (ja) | 1976-01-09 | 1977-01-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP152976A JPS5285487A (en) | 1976-01-09 | 1976-01-09 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5285487A JPS5285487A (en) | 1977-07-15 |
| JPS6134260B2 true JPS6134260B2 (ja) | 1986-08-06 |
Family
ID=11504033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP152976A Granted JPS5285487A (en) | 1976-01-09 | 1976-01-09 | Semiconductor integrated circuit |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS5285487A (ja) |
| CH (1) | CH604372A5 (ja) |
| DE (1) | DE2659221A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178068U (ja) * | 1988-06-02 | 1989-12-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190775A (ja) * | 1982-04-30 | 1983-11-07 | Fujitsu Ltd | 電源電圧検出回路 |
| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
-
1976
- 1976-01-09 JP JP152976A patent/JPS5285487A/ja active Granted
- 1976-12-28 DE DE19762659221 patent/DE2659221A1/de active Pending
-
1977
- 1977-01-04 CH CH2677A patent/CH604372A5/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178068U (ja) * | 1988-06-02 | 1989-12-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2659221A1 (de) | 1977-07-21 |
| JPS5285487A (en) | 1977-07-15 |
| CH604372A5 (ja) | 1978-09-15 |
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