JPS6132560A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6132560A JPS6132560A JP15434884A JP15434884A JPS6132560A JP S6132560 A JPS6132560 A JP S6132560A JP 15434884 A JP15434884 A JP 15434884A JP 15434884 A JP15434884 A JP 15434884A JP S6132560 A JPS6132560 A JP S6132560A
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- semiconductor
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- film
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- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は積層にした半導体素子間の電極リードを簡便に
接続する方法に関するものでろる。
接続する方法に関するものでろる。
従来例の構成とその問題点
近年、半導体素子を多数個用いるＩＣカードやデジタル
回路等の開発が促進されてきている。これらは、いずれ
も多数個のＩＣ，ＬＳＩを一定の面積を有する基板に高
密度に搭載しなければならない。複数個のＩＣ，ＬＳＩ
を搭載する場合には一般に、入力端子もしくは出力端子
が共通である場合が多く、しかも、これらの端子の接続
距離は応答速度や使用周波数等の問題から、できる限シ
短かくする必要がある。
回路等の開発が促進されてきている。これらは、いずれ
も多数個のＩＣ，ＬＳＩを一定の面積を有する基板に高
密度に搭載しなければならない。複数個のＩＣ，ＬＳＩ
を搭載する場合には一般に、入力端子もしくは出力端子
が共通である場合が多く、しかも、これらの端子の接続
距離は応答速度や使用周波数等の問題から、できる限シ
短かくする必要がある。
従来の接続方法においては、ＤＩＬやフラットパレケー
ジ型のＩＣ，ＬＳＩを用パ、これらのリード端子を半田
づけし、プリント配線基板上に平面的に搭載していた。
ジ型のＩＣ，ＬＳＩを用パ、これらのリード端子を半田
づけし、プリント配線基板上に平面的に搭載していた。
この様な搭載方法においては次の様な問題が４あった。
ＩＣ，ＬＳＩを一度バンケージングしたものをプリント
配線基板上に半田づけするから、どうしても、半田づけ
やワイヤボンディング接続等の接続箇所が増えたり、半
導体素子の電極から、次の結線すべき半導体素子の電極
までの距離が著しるしく長くなるばかシか、実装する面
積が増大する結果になっていた。これら接続箇所の増大
は信頼性を低下さすばかシでなく製造コストを高くした
リ、全体の回路としての電気的な応答速度の低下や、高
周波使用領域での波形の歪やリークが発生し、著しるし
く実用的価値を低下さすものであった０ 発明の目的 本発明はこのような従来の問題に鑑み、配線距離が著し
るしく短かく、接続箇所の少ない、信頼性が高く、安価
な接続方法を提供することを目的とする。
配線基板上に半田づけするから、どうしても、半田づけ
やワイヤボンディング接続等の接続箇所が増えたり、半
導体素子の電極から、次の結線すべき半導体素子の電極
までの距離が著しるしく長くなるばかシか、実装する面
積が増大する結果になっていた。これら接続箇所の増大
は信頼性を低下さすばかシでなく製造コストを高くした
リ、全体の回路としての電気的な応答速度の低下や、高
周波使用領域での波形の歪やリークが発生し、著しるし
く実用的価値を低下さすものであった０ 発明の目的 本発明はこのような従来の問題に鑑み、配線距離が著し
るしく短かく、接続箇所の少ない、信頼性が高く、安価
な接続方法を提供することを目的とする。
発明の構成
本発明は半導体素子の電極に孔もしくは切欠きを有する
フィルムリードを接続し、この半導体素子を積層せしめ
、前記フィルムリードの任意の孔もしくは切欠き同志を
、半導体素子の厚み方向に最短距離で接続せんとする構
成である０実施例の説明 第１の実施例を第１図で説明する０ 半導体素子１，１′の電極２，２′に接合されたフィル
ムリード群３．３’、４．４’、５には半導体素子の端
部附近に孔６を形成しである。例えば半導体素子１の下
層に半導体素子１′が載置され半導体素子１のフィルム
リード３の孔６と半導体素子１′のフィルムリード３′
の孔６とは金属で構成された導電材７で貫通され（ｂ）
図に示される如く半田づけ８，８′が固定されるもので
ある。
フィルムリードを接続し、この半導体素子を積層せしめ
、前記フィルムリードの任意の孔もしくは切欠き同志を
、半導体素子の厚み方向に最短距離で接続せんとする構
成である０実施例の説明 第１の実施例を第１図で説明する０ 半導体素子１，１′の電極２，２′に接合されたフィル
ムリード群３．３’、４．４’、５には半導体素子の端
部附近に孔６を形成しである。例えば半導体素子１の下
層に半導体素子１′が載置され半導体素子１のフィルム
リード３の孔６と半導体素子１′のフィルムリード３′
の孔６とは金属で構成された導電材７で貫通され（ｂ）
図に示される如く半田づけ８，８′が固定されるもので
ある。
フィルムリード３，３′の場合には、フィルムリード３
，３′が相対する構成であるが、フィルムリード４と４
′の孔は相対していす、フィルムリード６と４′が相対
する様にフィルムリード４′を加工しである。この様な
構成であれば、自由に接続位置を換えることができ、フ
ィルムリード５と４′の孔６は導電材７′で貫通され、
これ捷た半田づけ固定されるものである。
，３′が相対する構成であるが、フィルムリード４と４
′の孔は相対していす、フィルムリード６と４′が相対
する様にフィルムリード４′を加工しである。この様な
構成であれば、自由に接続位置を換えることができ、フ
ィルムリード５と４′の孔６は導電材７′で貫通され、
これ捷た半田づけ固定されるものである。
この様な構成であれば、例えば半導体素子からフィルム
リードの孔までの長さは、わずか５０〜２ｏＯμｍ、半
導体素子の厚さを２００〜４００μｍと仮定すれば、半
導体素子１の電極２がら半導体素子１′の電極２′まで
の接続距離は叢大でもＳＯＯμｍにしかならない。また
、実装体の平面積は、半導体素子の寸法より最大４００
μｍ大きくなるばかりか、厚さ方向も半導体素子の厚み
で制限され、著しるしく薄型、小型に搭載できるもので
ある。
リードの孔までの長さは、わずか５０〜２ｏＯμｍ、半
導体素子の厚さを２００〜４００μｍと仮定すれば、半
導体素子１の電極２がら半導体素子１′の電極２′まで
の接続距離は叢大でもＳＯＯμｍにしかならない。また
、実装体の平面積は、半導体素子の寸法より最大４００
μｍ大きくなるばかりか、厚さ方向も半導体素子の厚み
で制限され、著しるしく薄型、小型に搭載できるもので
ある。
次に、半導体素子の電極にフィルムリードを接続する方
法について第２図でのべる。
法について第２図でのべる。
可撓性フィルム１０上に形成されたフィルムリード３は
、半導体素子１の電極２と対応する如くら 設は乍、半導体素子１の端部附近に孔６を形成しである
。先ず、半導体素子１の電極２とフィルムリード３とを
位置合せし、ボンディングツール１１で加圧・加熱（第
２図ａ）Ｌ、電極２とフィルムリード３とを接合し、電
気的検査を行ない、破線１２の位置（第２図ｂ）で切断
し、フィルムリード３の孔に導電材７，７′を挿入、固
定するものである。また導電材を挿入、固定するだめの
前記フィルムリードに形成する孔は、穴に限定されるも
のではなく、第３図に示す様に、切欠き１３ 、１４を
設けた形状であっても良いし、孔も円形と限定するもの
ではなく、六角形、四角形等を選択でき人家のでもスへ 次に他の実施例を第４図で説明する。第４図の構成は、
積層した半導体素子の電極間の自由な接続方法に関する
もので、半導体素子１のフィルムリード３には２箇所の
孔６，６′を有し、孔６は半導体素子１′のフィルムリ
ード３′の孔６と接続され、フィルムリード３の孔６′
は半導体素子１″のフィルムリード３″の孔６′と導電
側７で接続される。また半導体素子１のフィルムリード
４の孔と半導体素子１′のフィルムリード４′の孔およ
び半導体素子１＃のフィルムリード４″の孔とは導電材
７′で連続的に接続されている。
、半導体素子１の電極２と対応する如くら 設は乍、半導体素子１の端部附近に孔６を形成しである
。先ず、半導体素子１の電極２とフィルムリード３とを
位置合せし、ボンディングツール１１で加圧・加熱（第
２図ａ）Ｌ、電極２とフィルムリード３とを接合し、電
気的検査を行ない、破線１２の位置（第２図ｂ）で切断
し、フィルムリード３の孔に導電材７，７′を挿入、固
定するものである。また導電材を挿入、固定するだめの
前記フィルムリードに形成する孔は、穴に限定されるも
のではなく、第３図に示す様に、切欠き１３ 、１４を
設けた形状であっても良いし、孔も円形と限定するもの
ではなく、六角形、四角形等を選択でき人家のでもスへ 次に他の実施例を第４図で説明する。第４図の構成は、
積層した半導体素子の電極間の自由な接続方法に関する
もので、半導体素子１のフィルムリード３には２箇所の
孔６，６′を有し、孔６は半導体素子１′のフィルムリ
ード３′の孔６と接続され、フィルムリード３の孔６′
は半導体素子１″のフィルムリード３″の孔６′と導電
側７で接続される。また半導体素子１のフィルムリード
４の孔と半導体素子１′のフィルムリード４′の孔およ
び半導体素子１＃のフィルムリード４″の孔とは導電材
７′で連続的に接続されている。
同様に、フィルムリード１４の孔とフィルムリード１４
′の孔が接続され、フィルムリード１４″の孔は別のフ
ィルムリードの孔に接続されるものである。
′の孔が接続され、フィルムリード１４″の孔は別のフ
ィルムリードの孔に接続されるものである。
また、フィルムリードの孔同志を接続するための導電材
は、これまで述べてきた如く、全体が導を有する一体形
状のものでも良いし、第６図すの如く、導電体２２′が
絶縁体２３．２３’で覆われ、任意の部分で前記導電体
２２′に継続した部分が露出し導電領域２２を形成した
構成であっても良い。第５図すの構成で導電領域と絶縁
領域が入れ換った構成でも本発明の効果を期待できる。
は、これまで述べてきた如く、全体が導を有する一体形
状のものでも良いし、第６図すの如く、導電体２２′が
絶縁体２３．２３’で覆われ、任意の部分で前記導電体
２２′に継続した部分が露出し導電領域２２を形成した
構成であっても良い。第５図すの構成で導電領域と絶縁
領域が入れ換った構成でも本発明の効果を期待できる。
この様な構成であれば、第４図に示す導電材の如く、途
中で切断する必要がなく、フィルムリードの孔に連続し
て挿入し、固定できるものである。
中で切断する必要がなく、フィルムリードの孔に連続し
て挿入し、固定できるものである。
次に他の実施例を示す。第６図において、積層にした半
導体素子１．１’、１″′の各々の間にポリイミド、エ
ポキシガラス、セラミック等の絶縁体もしくは熱伝導材
料３０．３０’を介在させたものである。この様な構成
により、各々の半導体素子間を絶縁し、かつ固定できる
と共に、放熱効果を高めることができるものである。図
においては各々の半導体素子の表面が、一定方向にある
が、第７図は半導体素子の同一面同志を対向させた構成
である。
導体素子１．１’、１″′の各々の間にポリイミド、エ
ポキシガラス、セラミック等の絶縁体もしくは熱伝導材
料３０．３０’を介在させたものである。この様な構成
により、各々の半導体素子間を絶縁し、かつ固定できる
と共に、放熱効果を高めることができるものである。図
においては各々の半導体素子の表面が、一定方向にある
が、第７図は半導体素子の同一面同志を対向させた構成
である。
発明の効果
■ 本発明は、半導体素子の電極から孔もしくは切欠き
を有するフィルムリードを延在させ、前記半導体素子を
積層させ、前記フィルムリードの孔もしくは切欠きに導
電材を挿入、固定し、これにより各半導体素子間の電気
的接続を行なわしめるものである。したがって、接続距
離が短かいため高い周波数で駆動するもしくは応答速度
の早いＩＣ，ＬＳＩに著しるしい効果を期待できるもの
である。
を有するフィルムリードを延在させ、前記半導体素子を
積層させ、前記フィルムリードの孔もしくは切欠きに導
電材を挿入、固定し、これにより各半導体素子間の電気
的接続を行なわしめるものである。したがって、接続距
離が短かいため高い周波数で駆動するもしくは応答速度
の早いＩＣ，ＬＳＩに著しるしい効果を期待できるもの
である。
■ 捷た、半導体素子間の接続が従来のフラットバック
型パッケージだと、６箇所必要だが、本発明の構成では
４箇所で良いから、接続の信頼性も高いものである。
型パッケージだと、６箇所必要だが、本発明の構成では
４箇所で良いから、接続の信頼性も高いものである。
■ 更に、本発明の構成では半導体素子のチップ寸法に
近い領域で相互の接続を行なわしめるので、いわゆるチ
ップサイズ実装が実現でき、著じるしく小型で薄型の半
導体装置を実用化で明では、半導体素子のチップ側面領
域でフィルムリード同志の接続ができるので、前記プリ
ント配線基板を必要としな・い。このために半導体装置
の製造コストを低減できるものである。
近い領域で相互の接続を行なわしめるので、いわゆるチ
ップサイズ実装が実現でき、著じるしく小型で薄型の半
導体装置を実用化で明では、半導体素子のチップ側面領
域でフィルムリード同志の接続ができるので、前記プリ
ント配線基板を必要としな・い。このために半導体装置
の製造コストを低減できるものである。
■ 本発明では半導体素子の表面から延在したフィルム
リードを前記半導体素子の積層方向に接続するので、無
数の半導体素子を積層し、接続を行なわしめることがで
きるから、小型で高密度の半導体装置を実現できるもの
である。
リードを前記半導体素子の積層方向に接続するので、無
数の半導体素子を積層し、接続を行なわしめることがで
きるから、小型で高密度の半導体装置を実現できるもの
である。
第１図（−） 、 （ｂ）は本発明の一実施例の構成を
示す斜視図および断面図、第２図（ａ）〜（ｃ）は本発
明の製造工程を示す断面図、第３図はフィルムリードの
平面図、第４図は他の実施例の構成を示す斜視図、第６
図（ａ）、■）は導電材の他の実施例を示す斜視図、第
６図、第７図は本発明の他の実施例を示す断面図である
。 １・・−・−半導体素子、２・・・・・・電極、３・・
・・・・フィルムリード、６・・・・・・孔もしくは切
欠き、７・・・・・・導電材、３ｏ・・・・・・絶縁材
または放熱材。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （α） 第２図 （（Ｌ） ｌ （１負） 第３図
示す斜視図および断面図、第２図（ａ）〜（ｃ）は本発
明の製造工程を示す断面図、第３図はフィルムリードの
平面図、第４図は他の実施例の構成を示す斜視図、第６
図（ａ）、■）は導電材の他の実施例を示す斜視図、第
６図、第７図は本発明の他の実施例を示す断面図である
。 １・・−・−半導体素子、２・・・・・・電極、３・・
・・・・フィルムリード、６・・・・・・孔もしくは切
欠き、７・・・・・・導電材、３ｏ・・・・・・絶縁材
または放熱材。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （α） 第２図 （（Ｌ） ｌ （１負） 第３図
Claims (2)
- （１）半導体素子の電極と接合され、前記半導体素子端
部外へ延在し任意の位置に孔または切欠きを設けたリー
ド群を有する前記半導体素子が複数個積層され、前記リ
ード群の孔または切欠きに導電材が積層方向に挿入、接
合されたことを特徴とする半導体装置。 - （２）積層した半導体素子間に絶縁体もしくは放熱材が
挿入されていることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434884A JPS6132560A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434884A JPS6132560A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132560A true JPS6132560A (ja) | 1986-02-15 |
Family
ID=15582195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15434884A Pending JPS6132560A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173742A (ja) * | 1987-12-28 | 1989-07-10 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO1991014282A1 (en) * | 1990-03-15 | 1991-09-19 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138355A (ja) * | 1983-01-27 | 1984-08-08 | Sanyo Electric Co Ltd | 記憶装置の多層実装構造 |
-
1984
- 1984-07-25 JP JP15434884A patent/JPS6132560A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138355A (ja) * | 1983-01-27 | 1984-08-08 | Sanyo Electric Co Ltd | 記憶装置の多層実装構造 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173742A (ja) * | 1987-12-28 | 1989-07-10 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO1991014282A1 (en) * | 1990-03-15 | 1991-09-19 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5463253A (en) * | 1990-03-15 | 1995-10-31 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
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