JPS59138355A - 記憶装置の多層実装構造 - Google Patents
記憶装置の多層実装構造Info
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- JPS59138355A JPS59138355A JP58012203A JP1220383A JPS59138355A JP S59138355 A JPS59138355 A JP S59138355A JP 58012203 A JP58012203 A JP 58012203A JP 1220383 A JP1220383 A JP 1220383A JP S59138355 A JPS59138355 A JP S59138355A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は記憶装置の多層実装構造に関する。特に共通基
板に組込んだ記憶装置の多層実装構造に関する。
板に組込んだ記憶装置の多層実装構造に関する。
（ロ）従来技術
従来の記憶装置は一枚のプリント基板に記憶用半導体素
子を平面的に配列して実装していた。この構造では共通
のバスツインから多層配線により導電路を延在させ、こ
の導電路に個別の記憶用半導体素子を実装していた。
子を平面的に配列して実装していた。この構造では共通
のバスツインから多層配線により導電路を延在させ、こ
の導電路に個別の記憶用半導体素子を実装していた。
しかしながら斯上の実装方法では平面的配置によるので
実装密度が向上されず、パスライン等の引き回しＫよる
実装面積の減少を伴う。またメモリーの増設もプリント
基板の交換を必要とする。
実装密度が向上されず、パスライン等の引き回しＫよる
実装面積の減少を伴う。またメモリーの増設もプリント
基板の交換を必要とする。
（ハ）発明の目的
本発明は斯上した欠点に鑑みてなされ、従来の欠点を大
巾に改善した記憶装置の多層実装構造を提供するもので
ある。
巾に改善した記憶装置の多層実装構造を提供するもので
ある。
に）発明の構成
本発明に依る記憶装置の多層実装構造は第１図に示す如
く、所望のパターンの導電路を有する第１の基板（１）
と、記憶用半導体素子（３）を組み込み共通の突出電極
（４）を設けた第２の基板（１カを具備し、第１の基板
（１）の導電路に植立した電極棒（５）を設け、第２の
基板０υを複数個重畳して配置し、その突出電極（４）
を電極棒（５）に接続する様に構成される。
く、所望のパターンの導電路を有する第１の基板（１）
と、記憶用半導体素子（３）を組み込み共通の突出電極
（４）を設けた第２の基板（１カを具備し、第１の基板
（１）の導電路に植立した電極棒（５）を設け、第２の
基板０υを複数個重畳して配置し、その突出電極（４）
を電極棒（５）に接続する様に構成される。
（ホ）実施例
第１図および第２図を参照して本発明の一実施例を詳述
する。第１および第２の基板（１）０υはエポキシ樹脂
ガラス板等で形成される。第１の基板（１）の片面には
銅箔をエツチングして所望のパターンに形成した導電路
（２）が設けられている。第２の基板０υは第１の基板
（１）上に積層されるので第１の基板（１）より小さく
共通の統一した形状に形成される。
する。第１および第２の基板（１）０υはエポキシ樹脂
ガラス板等で形成される。第１の基板（１）の片面には
銅箔をエツチングして所望のパターンに形成した導電路
（２）が設けられている。第２の基板０υは第１の基板
（１）上に積層されるので第１の基板（１）より小さく
共通の統一した形状に形成される。
第２の基板αυの片面にはその基板より太き目の銅箔を
貼り、所望形状にエツチングして中央には固着パッド（
６）を基板ａυの周端には多数の突出電極（４）・・・
（４）を形成する。なお第２の基板０］）の突出電極（
４）・・・（４）は共通位置に形成され、且つ第１の基
板（１）の導電路（２）と対応している。
貼り、所望形状にエツチングして中央には固着パッド（
６）を基板ａυの周端には多数の突出電極（４）・・・
（４）を形成する。なお第２の基板０］）の突出電極（
４）・・・（４）は共通位置に形成され、且つ第１の基
板（１）の導電路（２）と対応している。
第２図に示す如く、第２の基板０υの固着パッド（６）
には記憶用半導体素子（３）を固着し、突出電極（４）
から内部に延在されたリード（７）先端にボンディング
ワイヤーで電気的に接続される。記憶用半導体素子（３
）は一定の高さを有する樹脂枠体（８）で囲み、エポキ
シ樹脂等の封止樹脂（９）を注入して封止する。
には記憶用半導体素子（３）を固着し、突出電極（４）
から内部に延在されたリード（７）先端にボンディング
ワイヤーで電気的に接続される。記憶用半導体素子（３
）は一定の高さを有する樹脂枠体（８）で囲み、エポキ
シ樹脂等の封止樹脂（９）を注入して封止する。
斯る記憶用半導体素子（３）を組み込んだ第２の基板Ｉ
は第１の基板（１）上のパスラインから延在した各導電
路（２）に植立した電極棒（５）に第２の基板ａυの各
突出″電極（４）・・・（４）を半田付けして支持固定
し且つ電気的接続をする。具体的には第２の基板０υの
各突出電極（４）・・・（４）に貫通孔（１０）を設け
、この貫通孔（１０）に電極棒（５）を差し込み半田付
けする。次の第２の基板０υも同様にして重畳配置する
ことにより電極棒（５）の高さに応じた多層実装が行な
える。また第２図で示す第２の基板αυの突出電極（４
）・・・（４）としてはメモリーであるので、電源■Ｉ
、Ｄ、■８８端子、チップセレクト端子、アドレス端子
、入出力端子、リセット端子があり、重畳して同じ導電
路に接続しても、チップセレクト信号により所望の記憶
装置を動作できる。
は第１の基板（１）上のパスラインから延在した各導電
路（２）に植立した電極棒（５）に第２の基板ａυの各
突出″電極（４）・・・（４）を半田付けして支持固定
し且つ電気的接続をする。具体的には第２の基板０υの
各突出電極（４）・・・（４）に貫通孔（１０）を設け
、この貫通孔（１０）に電極棒（５）を差し込み半田付
けする。次の第２の基板０υも同様にして重畳配置する
ことにより電極棒（５）の高さに応じた多層実装が行な
える。また第２図で示す第２の基板αυの突出電極（４
）・・・（４）としてはメモリーであるので、電源■Ｉ
、Ｄ、■８８端子、チップセレクト端子、アドレス端子
、入出力端子、リセット端子があり、重畳して同じ導電
路に接続しても、チップセレクト信号により所望の記憶
装置を動作できる。
更に上述した実施例では第２の基板←υは突出電極（４
）・・・（４）および電極棒（５）によって支持されて
いるにすぎないので、振動等により突出電極（４）・・
・（４）が破断するおそれがあった。これを改良するた
めに各々の第２の基板０υ相互間および第１の基板（１
）との間に両面接着テープを設けて接着支持させると良
い。
）・・・（４）および電極棒（５）によって支持されて
いるにすぎないので、振動等により突出電極（４）・・
・（４）が破断するおそれがあった。これを改良するた
めに各々の第２の基板０υ相互間および第１の基板（１
）との間に両面接着テープを設けて接着支持させると良
い。
（へ）発明の効果
本発明に依れば第２の基板（１１）を用いることにより
容易に記憶装置の多層実装構造を実現できる。
容易に記憶装置の多層実装構造を実現できる。
この結果立体配置となるので実装密度が向上でき、且つ
第１の基板面積の縮小化を図れる。
第１の基板面積の縮小化を図れる。
また本発明では後からのメモリー容量の増設が容易に行
なえるので、メモリー容量の変更による第１の基板の手
直しを心安としない。
なえるので、メモリー容量の変更による第１の基板の手
直しを心安としない。
更に第２の基板を共通化することにより量産効果を著し
く向上でき、大巾なコストダウンを図れる。
く向上でき、大巾なコストダウンを図れる。
第１図は本発明の一実施例を説明する断面図、第２図は
本発明に用いる第２の基板を説明する上面図である。 主な図番の説明 （１）は第１の基板、 ａυは第２の基板、 （３）は
記憶用半導体素子、 （４）は突出電極、 （５）は電
極棒である。 第１図 第２図
本発明に用いる第２の基板を説明する上面図である。 主な図番の説明 （１）は第１の基板、 ａυは第２の基板、 （３）は
記憶用半導体素子、 （４）は突出電極、 （５）は電
極棒である。 第１図 第２図
Claims (1)
- （１） 所望のパターンの導電路を有する第１の基板
と、記憶用半導体素子を組み込み共通の突出電極を設け
た第２の基板とを具備し、該第２の基板を複数個重畳配
置し、前記第１の基板の導電路に植立した電極棒に前記
第２の基板の突出電極を固着することを特徴とする記憶
装置の多層実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012203A JPS59138355A (ja) | 1983-01-27 | 1983-01-27 | 記憶装置の多層実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012203A JPS59138355A (ja) | 1983-01-27 | 1983-01-27 | 記憶装置の多層実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59138355A true JPS59138355A (ja) | 1984-08-08 |
Family
ID=11798837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012203A Pending JPS59138355A (ja) | 1983-01-27 | 1983-01-27 | 記憶装置の多層実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138355A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132560A (ja) * | 1984-07-25 | 1986-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0323998A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| JPH0323995A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| DE19923523A1 (de) * | 1999-05-21 | 2000-11-30 | Siemens Ag | Halbleitermodul mit übereinander angeordneten, untereinander verbundenen Halbleiterchips |
| US6380616B1 (en) | 1998-01-15 | 2002-04-30 | Infineon Technologies Ag | Semiconductor component with a number of substrate layers and at least one semiconductor chip, and method of producing the semiconductor component |
-
1983
- 1983-01-27 JP JP58012203A patent/JPS59138355A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132560A (ja) * | 1984-07-25 | 1986-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0323998A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| JPH0323995A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| US6380616B1 (en) | 1998-01-15 | 2002-04-30 | Infineon Technologies Ag | Semiconductor component with a number of substrate layers and at least one semiconductor chip, and method of producing the semiconductor component |
| DE19923523A1 (de) * | 1999-05-21 | 2000-11-30 | Siemens Ag | Halbleitermodul mit übereinander angeordneten, untereinander verbundenen Halbleiterchips |
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