JPS6015770A - ベクトルデ−タ処理装置 - Google Patents
ベクトルデ−タ処理装置Info
- Publication number
- JPS6015770A JPS6015770A JP12268183A JP12268183A JPS6015770A JP S6015770 A JPS6015770 A JP S6015770A JP 12268183 A JP12268183 A JP 12268183A JP 12268183 A JP12268183 A JP 12268183A JP S6015770 A JPS6015770 A JP S6015770A
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- JP
- Japan
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- vector
- register
- registers
- read
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、ベクトルレジスタを効率的に使用できるよう
にしたベクトルデータ処理袋りに関する。
にしたベクトルデータ処理袋りに関する。
従来技術
第1図を珍魚すると、従来のベクトルデータ処理装置は
、主メモリMM、ベクトルレジスタvR。
、主メモリMM、ベクトルレジスタvR。
ベクトルアドレスレジスタAR,および演1.IHmを
備えている。ベクトルデータ処理においては。
備えている。ベクトルデータ処理においては。
主メモリMMとベクトルレジスタV I(、との間でベ
クトルデータのロード/ストアが行なわれ、またベクト
ルレジスタVWと演算器Al、との間で、エレメントデ
ータ列の授受が行なわれる。ベクトルアドレスレジスタ
ARは、ベクトルレジスタV It内のエレメントデー
タの格納位置を指示するアドレスレジスタである。
クトルデータのロード/ストアが行なわれ、またベクト
ルレジスタVWと演算器Al、との間で、エレメントデ
ータ列の授受が行なわれる。ベクトルアドレスレジスタ
ARは、ベクトルレジスタV It内のエレメントデー
タの格納位置を指示するアドレスレジスタである。
ベクトルレジスタV几は通常、祖数個設りられているも
のであり、各ベクトルレジスタには複数のエレメントデ
ータ列5例えば第1エレメントデータから第64エレメ
ントテータまでが保持される。ベクトルレジスタを例え
ば8個設けているものであれば、ベクトルレジスタvl
l(+は8個存在し。
のであり、各ベクトルレジスタには複数のエレメントデ
ータ列5例えば第1エレメントデータから第64エレメ
ントテータまでが保持される。ベクトルレジスタを例え
ば8個設けているものであれば、ベクトルレジスタvl
l(+は8個存在し。
各ベクトルレジスタVRに対応して8個のベクトルアド
レスレジスタA Rが存在する。
レスレジスタA Rが存在する。
ベクトルレジスタのアクセス簀求元が第i番目のベクト
ルレジスタVRiをアクセスする場合には第i番目のベ
クトルアドレスレジスタARiは第1エレメントデータ
から第64エレメントデータを指示する。しかし、ベク
トルレジスタVRiには1個ノベクトルアドレスレジス
タARil、か存在しないため、この開側のアクセス安
求元が第i番目のベクトルレジスタをアクセスすること
はできない。
ルレジスタVRiをアクセスする場合には第i番目のベ
クトルアドレスレジスタARiは第1エレメントデータ
から第64エレメントデータを指示する。しかし、ベク
トルレジスタVRiには1個ノベクトルアドレスレジス
タARil、か存在しないため、この開側のアクセス安
求元が第i番目のベクトルレジスタをアクセスすること
はできない。
すなわち、ベクトルデータ処理装飾で例えば主メモリM
MからベクトルレジスタVRにベクトルデータをロード
し、このロードデータを演算器ALへの入力データとす
る場合には、ベクトルデータのロードが全て終了してか
ら演算を火付することになり、高速化を達成することが
できないという欠点がある。
MからベクトルレジスタVRにベクトルデータをロード
し、このロードデータを演算器ALへの入力データとす
る場合には、ベクトルデータのロードが全て終了してか
ら演算を火付することになり、高速化を達成することが
できないという欠点がある。
発明の目的
本発明の目的は効率的にベクトルレジスタを使用できる
ようにしたベクトルデータ処理装置を提供することにあ
る。
ようにしたベクトルデータ処理装置を提供することにあ
る。
本発明の装置゛は、複数のエレメントを保持するベクト
ルレジスタを複数個具備し、各ベクトルレジスタ内のエ
レメントを順次アクセスして演算を行なうベクトルデー
タ処理装置において。
ルレジスタを複数個具備し、各ベクトルレジスタ内のエ
レメントを順次アクセスして演算を行なうベクトルデー
タ処理装置において。
書込みおよび読出しを同時に行なうことができる複数個
のベクトルレジスタと、書込アドレスレジスタおよびT
読出アドレスレジスタを該複数個ベクトルレジスタのそ
れぞれ毎に個別に備えたことを特徴とする。
のベクトルレジスタと、書込アドレスレジスタおよびT
読出アドレスレジスタを該複数個ベクトルレジスタのそ
れぞれ毎に個別に備えたことを特徴とする。
発明の実施例
次に本発明について図面を参照して詳細に説、明する。
第2図を参照すると1本発明の1実施例は。
ベクトルレジスタへの書込データを保持する押込レジス
タ1−8.17’込アドレスレジスタ11−18、続出
アドレスレジスタ2128.読出データ選択回路31−
39 、ベクトルレジスタから読出したベクトルデータ
を保持する読出レジスタ41−49、第1の演算器51
.第2の演算器52.第3の演算器53、第4の演算!
’+54.61ないし68け書込データ選択回路61−
67 、ベクトルレジスタVR。
タ1−8.17’込アドレスレジスタ11−18、続出
アドレスレジスタ2128.読出データ選択回路31−
39 、ベクトルレジスタから読出したベクトルデータ
を保持する読出レジスタ41−49、第1の演算器51
.第2の演算器52.第3の演算器53、第4の演算!
’+54.61ないし68け書込データ選択回路61−
67 、ベクトルレジスタVR。
−VI(、から構成されている。第1から第4の演算器
は例えば乗算器、加算器、除算器、および論理演算器に
それぞれ対応する。
は例えば乗算器、加算器、除算器、および論理演算器に
それぞれ対応する。
書込レジスタ1はベクトルレジスタVRaに接続されて
いて、書込レジスタ2はベクトルレジスタVR,に接続
されている。同様に、書込レジスタ3゜4.5,6.7
および8はそれぞれベクトルレジスタV鳥、VR,,V
〜、■鳥、V鳥およびVR,に痴続されている。ベクト
ルレジスタV、R,−V几)はそれぞれ独立して同時に
書込みおよび読出しを行なうことができ、書込アドレス
レジスタ11−18および読出アドレスレジスタ21−
28にそれぞれ接続されている。ベクトルレジスタVR
oからの読出データはそれぞれ読出データ選択回路3l
−=39に与えられている。図面には示されていないが
、ベクトルレジスタVR,,−VR7もベクトルレジス
タVFL、と同様に読出データ選択回路31−39に接
続されている。
いて、書込レジスタ2はベクトルレジスタVR,に接続
されている。同様に、書込レジスタ3゜4.5,6.7
および8はそれぞれベクトルレジスタV鳥、VR,,V
〜、■鳥、V鳥およびVR,に痴続されている。ベクト
ルレジスタV、R,−V几)はそれぞれ独立して同時に
書込みおよび読出しを行なうことができ、書込アドレス
レジスタ11−18および読出アドレスレジスタ21−
28にそれぞれ接続されている。ベクトルレジスタVR
oからの読出データはそれぞれ読出データ選択回路3l
−=39に与えられている。図面には示されていないが
、ベクトルレジスタVR,,−VR7もベクトルレジス
タVFL、と同様に読出データ選択回路31−39に接
続されている。
脱出レジスタ41−48は、m出データ選択回路31−
38で選択された読出データを一時格納するレジスタで
ある。読出レジスタ41および42は第1の演算器に、
続出レジスタ43および44は第2の演算器に、読出レ
ジスタ45および46は第3の演算器に、読出レジスタ
47および48は第4の演算器にそれぞれ接続されてい
る。読出レジスタ49は読出データ選択回路39で選択
された読出データを一時格納し、主メモリにストアする
ためのレジスタである。第1の演算器51の演算結果は
書込データ選択回路61−68に供給されている。図面
には示していないが、第2の演算器52第3の演算器5
3.第4の演算器54および主メモリからのロードデー
タも第1の演算器51と同様に書込データ選択回路61
−68に与えられる。
38で選択された読出データを一時格納するレジスタで
ある。読出レジスタ41および42は第1の演算器に、
続出レジスタ43および44は第2の演算器に、読出レ
ジスタ45および46は第3の演算器に、読出レジスタ
47および48は第4の演算器にそれぞれ接続されてい
る。読出レジスタ49は読出データ選択回路39で選択
された読出データを一時格納し、主メモリにストアする
ためのレジスタである。第1の演算器51の演算結果は
書込データ選択回路61−68に供給されている。図面
には示していないが、第2の演算器52第3の演算器5
3.第4の演算器54および主メモリからのロードデー
タも第1の演算器51と同様に書込データ選択回路61
−68に与えられる。
第3図を参照すると、ベクトル命令はオペレーションコ
ードUP、演算結果格納オペランド部It l第1オペ
ランド部I(2、第2オペランド部几3から形成されて
いる。ベクトル命令は第1オペランド部で指定されたベ
クトルレジスタの内容と第2オペランド部で指定された
ベクトルレジスタの内容とを、UPコードで指定される
ように演算し、演算結果を演算結果格納オペランド部で
指定されるベクトルレジスタに書込むことを指示するも
のである。
ードUP、演算結果格納オペランド部It l第1オペ
ランド部I(2、第2オペランド部几3から形成されて
いる。ベクトル命令は第1オペランド部で指定されたベ
クトルレジスタの内容と第2オペランド部で指定された
ベクトルレジスタの内容とを、UPコードで指定される
ように演算し、演算結果を演算結果格納オペランド部で
指定されるベクトルレジスタに書込むことを指示するも
のである。
次に本発明の一実施例の動作を詳細に説明する。
第4図を参照すると、命令■すなわちOPコードが乗算
を指定し、演算結果格納オペランド部がVRoを、第1
オペランド部がVR,を、第2オペランド部がV H・
2をそれぞれ指定している命令の実行が開始されたとす
る。ベクトルレジスタVRoO書込アドレスレジスタ1
1.ベクトルレジスタVR。
を指定し、演算結果格納オペランド部がVRoを、第1
オペランド部がVR,を、第2オペランド部がV H・
2をそれぞれ指定している命令の実行が開始されたとす
る。ベクトルレジスタVRoO書込アドレスレジスタ1
1.ベクトルレジスタVR。
の読出アドレスレジスタ22.ベクトルレジスタV1′
112の続出アドレスレジスタ231−j:、それぞれ
ベクトルレジスタ内のmlエレメントを指すよう初期設
定される。読出アドレスレジスタ22で指定されたベク
トルレジスタvR1の第1エレメントは。
112の続出アドレスレジスタ231−j:、それぞれ
ベクトルレジスタ内のmlエレメントを指すよう初期設
定される。読出アドレスレジスタ22で指定されたベク
トルレジスタvR1の第1エレメントは。
読出データ選択回路31を介して続出レジスタ41に格
納される。これと同時に、読出アドレスレジスタ23で
指定されたベクトルレジスタ■R7の第1エレメントは
読出データ選択回路32を介して続出レジスタ42に格
納されるとともに、hR,化アドレスレジスタ22およ
び23の内容は+1され次のエレメントの1洸出しを指
定する。読出データレジスタ41および42の内容はそ
れぞれ第1の演算器51に入力される。第1の演算器5
】が7クロツクで演算結果を出力すると仮定すると、7
クロ、アク後に演算結果は書込データ選択回路61を介
して書込レジスタ】に格納される。さらに仄のクロック
で書込アドレスレジヌタ31で指定されるベクトルレジ
スタVf(。の第1エレメントにて1:込まれるととも
に、書込アドレスレジスタ11の内容は+1される。
納される。これと同時に、読出アドレスレジスタ23で
指定されたベクトルレジスタ■R7の第1エレメントは
読出データ選択回路32を介して続出レジスタ42に格
納されるとともに、hR,化アドレスレジスタ22およ
び23の内容は+1され次のエレメントの1洸出しを指
定する。読出データレジスタ41および42の内容はそ
れぞれ第1の演算器51に入力される。第1の演算器5
】が7クロツクで演算結果を出力すると仮定すると、7
クロ、アク後に演算結果は書込データ選択回路61を介
して書込レジスタ】に格納される。さらに仄のクロック
で書込アドレスレジヌタ31で指定されるベクトルレジ
スタVf(。の第1エレメントにて1:込まれるととも
に、書込アドレスレジスタ11の内容は+1される。
第4図に示す命令■に続く命令■は、Of’コードが加
算を指定し、演算結果格納オペランド部がVR3を、第
1オペランド部がV IL。を、第2オペランド部がl
、、iそれぞれ指定している命令である。
算を指定し、演算結果格納オペランド部がVR3を、第
1オペランド部がV IL。を、第2オペランド部がl
、、iそれぞれ指定している命令である。
もし、命令■の実行が終了していな幻ればベクトルレジ
スタVR,。へのアクセスが重複してしまうことになる
。しかし、命令■によるベクトルレジスタVRoへのア
クセスは書込アドレスレジスタIIの制御によるベクト
ルデータの書込動作であり、命令■の第1オペランドに
よるベクトルレジスタvR・0内のベクトルデータ読出
動作指示は続出アドレスレジスタ21の制御によるもの
である。このため、同時にアクセスすることが可能であ
り、命令■は絽5図に示すように、命令■の実行終了を
待たず開始される。
スタVR,。へのアクセスが重複してしまうことになる
。しかし、命令■によるベクトルレジスタVRoへのア
クセスは書込アドレスレジスタIIの制御によるベクト
ルデータの書込動作であり、命令■の第1オペランドに
よるベクトルレジスタvR・0内のベクトルデータ読出
動作指示は続出アドレスレジスタ21の制御によるもの
である。このため、同時にアクセスすることが可能であ
り、命令■は絽5図に示すように、命令■の実行終了を
待たず開始される。
すなわち第2図および第6図を参照すると、ベクトルレ
ジスタVEも、の書込アドレスレジスタ14ベクトルレ
ジスタV l(、の読出アドレスレジスタ25およびベ
クトルレジスタVIも。の読出アドレスレジスタ21(
l″tそれぞれベクトルレジスタ内の第1エレメントを
指すよう初期設定される。ベクトルレジスタV a、か
ら続出された第1エレメントデータと、書込動作中で書
込アドレスレジスタはすでに第1エレメントを指しては
いる。読出しは可能なベクトルレジスタVRoから読出
された第1エレメントデータは、そ些ぞれ読出データ選
択回路33および34を介して読出レジスタ43および
44に格納されるとともに読出アドレスレジスタ21お
よび25の内容は+1される。この関係を示すのが第6
図のタイミングaである。読出レジスタ43および44
の第1エレメントデータはそれぞれ第2の演算器52に
入力され1例えば加算結果を5クロツクで出力するなら
ば5クロツク後に肖”込データ選択回路64を介して%
書込レジスタ4に入力される。さらに次のクロックで書
込レジスタ4の内容は、書込アドレスレジスタ14が指
す第1エレメントデータ格納場所に書込まれ、計込アド
レスレジスタ14の内容は+1される。
ジスタVEも、の書込アドレスレジスタ14ベクトルレ
ジスタV l(、の読出アドレスレジスタ25およびベ
クトルレジスタVIも。の読出アドレスレジスタ21(
l″tそれぞれベクトルレジスタ内の第1エレメントを
指すよう初期設定される。ベクトルレジスタV a、か
ら続出された第1エレメントデータと、書込動作中で書
込アドレスレジスタはすでに第1エレメントを指しては
いる。読出しは可能なベクトルレジスタVRoから読出
された第1エレメントデータは、そ些ぞれ読出データ選
択回路33および34を介して読出レジスタ43および
44に格納されるとともに読出アドレスレジスタ21お
よび25の内容は+1される。この関係を示すのが第6
図のタイミングaである。読出レジスタ43および44
の第1エレメントデータはそれぞれ第2の演算器52に
入力され1例えば加算結果を5クロツクで出力するなら
ば5クロツク後に肖”込データ選択回路64を介して%
書込レジスタ4に入力される。さらに次のクロックで書
込レジスタ4の内容は、書込アドレスレジスタ14が指
す第1エレメントデータ格納場所に書込まれ、計込アド
レスレジスタ14の内容は+1される。
本発明において、ベクト−ルレジスタv1も1 の書込
動作実行中に後続の命令による同一ベクトルレジスタの
読出動作を行なうことができるが、ベクトルレジスタV
)l・!の読出j%・作笑行中に後続の命令による同一
ベクトルレジスタへの書込動作e!4行することもでき
ることは明らかである。
動作実行中に後続の命令による同一ベクトルレジスタの
読出動作を行なうことができるが、ベクトルレジスタV
)l・!の読出j%・作笑行中に後続の命令による同一
ベクトルレジスタへの書込動作e!4行することもでき
ることは明らかである。
発明の効果
本発明には、ベクトルレジスタの書込みおよび読出しを
同時に行なえるように構成することにより、簡単な制御
の1にベクトルレジスタを効率的に使用できるという効
果がある。
同時に行なえるように構成することにより、簡単な制御
の1にベクトルレジスタを効率的に使用できるという効
果がある。
第1図はベクトルデータ処理装機の概安を示す図、第2
図は本発明の一実施例を示す図、第3図はベクトル命令
の形式を示す図、第4図は命令の出現を示す図、第5図
はその鄭1作説明図、および第6図はエレメントデータ
処理を示す図である。 第1図から第6図において、1−8−・・書込レジスタ
、11−18 ・・・・・書込アドレスレジスタ、21
−28・・・・読出アドレスレジスタ、31−39・・
・・・・読出データ選択回路、41−49・・・・・・
読出レジスタ。 51・・・・・・第1の演算器、52 ・・・・第2の
演算器。 53・・・・・・第3の演算器、54・・・・・第4の
演算器、61−68・・・・・・書込データ選択回路、
Vl(・、−VI−L、・・・・・・ベクトルレジス
タ。 Z l 図 L3 閃 舅 4 図 4令■ MtJly VFo、VKyy VA’2全金
■ ρρI)I VkJ、 Vlel、VF’d冥 5
図 L 6 閏 一時間 手続補正書(自発) 59.10.− zl 昭和 年 月 日 1、事件の表示 昭和58年特 許 願第122681
号2、発明の名称 ベクトルデータ処理装置3、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目33番1号 (423) 日本電気株式会社 代表者 関本忠弘 4、代理人 (連絡先 日本電気株式会社特許部) 5、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 明細書の発明の詳細な説明の欄について下記のとおり訂
正します。 記 1、第4頁第13行目の記載「1実施例」を「一実施例
」と訂正します◇ 2、第9頁第15行目の記載「いる。」を1いるが、」
と訂正します。 代理人 弁理士 内 原 −。 ′・+′1−2 A
図は本発明の一実施例を示す図、第3図はベクトル命令
の形式を示す図、第4図は命令の出現を示す図、第5図
はその鄭1作説明図、および第6図はエレメントデータ
処理を示す図である。 第1図から第6図において、1−8−・・書込レジスタ
、11−18 ・・・・・書込アドレスレジスタ、21
−28・・・・読出アドレスレジスタ、31−39・・
・・・・読出データ選択回路、41−49・・・・・・
読出レジスタ。 51・・・・・・第1の演算器、52 ・・・・第2の
演算器。 53・・・・・・第3の演算器、54・・・・・第4の
演算器、61−68・・・・・・書込データ選択回路、
Vl(・、−VI−L、・・・・・・ベクトルレジス
タ。 Z l 図 L3 閃 舅 4 図 4令■ MtJly VFo、VKyy VA’2全金
■ ρρI)I VkJ、 Vlel、VF’d冥 5
図 L 6 閏 一時間 手続補正書(自発) 59.10.− zl 昭和 年 月 日 1、事件の表示 昭和58年特 許 願第122681
号2、発明の名称 ベクトルデータ処理装置3、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目33番1号 (423) 日本電気株式会社 代表者 関本忠弘 4、代理人 (連絡先 日本電気株式会社特許部) 5、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 明細書の発明の詳細な説明の欄について下記のとおり訂
正します。 記 1、第4頁第13行目の記載「1実施例」を「一実施例
」と訂正します◇ 2、第9頁第15行目の記載「いる。」を1いるが、」
と訂正します。 代理人 弁理士 内 原 −。 ′・+′1−2 A
Claims (1)
- 【特許請求の範囲】 それぞれが複数のエレメントを保持する複数のベクトル
レジスタのそれぞれに格納されたエレメントを順次アク
セスして演算を行なうベクトルデータ処理装動、におい
て。 書込みおよび読出しを同時に行なうことができる複数個
のベクトルレジスタと。 これら複数のベクトルレジスタのそれぞれに対応した複
数の畳込アドレスレジスタと、前記複数のベクトルレジ
スタのそれぞれに対応した複数の読出アドレスレジスタ
とを含むことを特徴とするベクトルデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12268183A JPS6015770A (ja) | 1983-07-06 | 1983-07-06 | ベクトルデ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12268183A JPS6015770A (ja) | 1983-07-06 | 1983-07-06 | ベクトルデ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6015770A true JPS6015770A (ja) | 1985-01-26 |
Family
ID=14841989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12268183A Pending JPS6015770A (ja) | 1983-07-06 | 1983-07-06 | ベクトルデ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6015770A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0622034B2 (ja) * | 1987-08-31 | 1994-03-23 | ディジタル イクイプメント コーポレーション | マルチポートベクトルレジスタファイル |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
-
1983
- 1983-07-06 JP JP12268183A patent/JPS6015770A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0622034B2 (ja) * | 1987-08-31 | 1994-03-23 | ディジタル イクイプメント コーポレーション | マルチポートベクトルレジスタファイル |
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