JPS6015770A - ベクトルデ−タ処理装置 - Google Patents
ベクトルデ−タ処理装置Info
- Publication number
- JPS6015770A JPS6015770A JP12268183A JP12268183A JPS6015770A JP S6015770 A JPS6015770 A JP S6015770A JP 12268183 A JP12268183 A JP 12268183A JP 12268183 A JP12268183 A JP 12268183A JP S6015770 A JPS6015770 A JP S6015770A
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- JP
- Japan
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- vector
- register
- registers
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、ベクトルレジスタを効率的に使用できるよう
にしたベクトルデータ処理袋りに関する。
にしたベクトルデータ処理袋りに関する。
従来技術
第１図を珍魚すると、従来のベクトルデータ処理装置は
、主メモリＭＭ、ベクトルレジスタｖＲ。
、主メモリＭＭ、ベクトルレジスタｖＲ。
ベクトルアドレスレジスタＡＲ，および演１．ＩＨｍを
備えている。ベクトルデータ処理においては。
備えている。ベクトルデータ処理においては。
主メモリＭＭとベクトルレジスタＶ Ｉ（、との間でベ
クトルデータのロード／ストアが行なわれ、またベクト
ルレジスタＶＷと演算器Ａｌ、との間で、エレメントデ
ータ列の授受が行なわれる。ベクトルアドレスレジスタ
ＡＲは、ベクトルレジスタＶ Ｉｔ内のエレメントデー
タの格納位置を指示するアドレスレジスタである。
クトルデータのロード／ストアが行なわれ、またベクト
ルレジスタＶＷと演算器Ａｌ、との間で、エレメントデ
ータ列の授受が行なわれる。ベクトルアドレスレジスタ
ＡＲは、ベクトルレジスタＶ Ｉｔ内のエレメントデー
タの格納位置を指示するアドレスレジスタである。
ベクトルレジスタＶ几は通常、祖数個設りられているも
のであり、各ベクトルレジスタには複数のエレメントデ
ータ列５例えば第１エレメントデータから第６４エレメ
ントテータまでが保持される。ベクトルレジスタを例え
ば８個設けているものであれば、ベクトルレジスタｖｌ
ｌ（＋は８個存在し。
のであり、各ベクトルレジスタには複数のエレメントデ
ータ列５例えば第１エレメントデータから第６４エレメ
ントテータまでが保持される。ベクトルレジスタを例え
ば８個設けているものであれば、ベクトルレジスタｖｌ
ｌ（＋は８個存在し。
各ベクトルレジスタＶＲに対応して８個のベクトルアド
レスレジスタＡ Ｒが存在する。
レスレジスタＡ Ｒが存在する。
ベクトルレジスタのアクセス簀求元が第ｉ番目のベクト
ルレジスタＶＲｉをアクセスする場合には第ｉ番目のベ
クトルアドレスレジスタＡＲｉは第１エレメントデータ
から第６４エレメントデータを指示する。しかし、ベク
トルレジスタＶＲｉには１個ノベクトルアドレスレジス
タＡＲｉｌ、か存在しないため、この開側のアクセス安
求元が第ｉ番目のベクトルレジスタをアクセスすること
はできない。
ルレジスタＶＲｉをアクセスする場合には第ｉ番目のベ
クトルアドレスレジスタＡＲｉは第１エレメントデータ
から第６４エレメントデータを指示する。しかし、ベク
トルレジスタＶＲｉには１個ノベクトルアドレスレジス
タＡＲｉｌ、か存在しないため、この開側のアクセス安
求元が第ｉ番目のベクトルレジスタをアクセスすること
はできない。
すなわち、ベクトルデータ処理装飾で例えば主メモリＭ
ＭからベクトルレジスタＶＲにベクトルデータをロード
し、このロードデータを演算器ＡＬへの入力データとす
る場合には、ベクトルデータのロードが全て終了してか
ら演算を火付することになり、高速化を達成することが
できないという欠点がある。
ＭからベクトルレジスタＶＲにベクトルデータをロード
し、このロードデータを演算器ＡＬへの入力データとす
る場合には、ベクトルデータのロードが全て終了してか
ら演算を火付することになり、高速化を達成することが
できないという欠点がある。
発明の目的
本発明の目的は効率的にベクトルレジスタを使用できる
ようにしたベクトルデータ処理装置を提供することにあ
る。
ようにしたベクトルデータ処理装置を提供することにあ
る。
本発明の装置゛は、複数のエレメントを保持するベクト
ルレジスタを複数個具備し、各ベクトルレジスタ内のエ
レメントを順次アクセスして演算を行なうベクトルデー
タ処理装置において。
ルレジスタを複数個具備し、各ベクトルレジスタ内のエ
レメントを順次アクセスして演算を行なうベクトルデー
タ処理装置において。
書込みおよび読出しを同時に行なうことができる複数個
のベクトルレジスタと、書込アドレスレジスタおよびＴ
読出アドレスレジスタを該複数個ベクトルレジスタのそ
れぞれ毎に個別に備えたことを特徴とする。
のベクトルレジスタと、書込アドレスレジスタおよびＴ
読出アドレスレジスタを該複数個ベクトルレジスタのそ
れぞれ毎に個別に備えたことを特徴とする。
発明の実施例
次に本発明について図面を参照して詳細に説、明する。
第２図を参照すると１本発明の１実施例は。
ベクトルレジスタへの書込データを保持する押込レジス
タ１−８．１７’込アドレスレジスタ１１−１８、続出
アドレスレジスタ２１２８．読出データ選択回路３１−
３９ 、ベクトルレジスタから読出したベクトルデータ
を保持する読出レジスタ４１−４９、第１の演算器５１
．第２の演算器５２．第３の演算器５３、第４の演算！
’＋５４．６１ないし６８け書込データ選択回路６１−
６７ 、ベクトルレジスタＶＲ。
タ１−８．１７’込アドレスレジスタ１１−１８、続出
アドレスレジスタ２１２８．読出データ選択回路３１−
３９ 、ベクトルレジスタから読出したベクトルデータ
を保持する読出レジスタ４１−４９、第１の演算器５１
．第２の演算器５２．第３の演算器５３、第４の演算！
’＋５４．６１ないし６８け書込データ選択回路６１−
６７ 、ベクトルレジスタＶＲ。
−ＶＩ（、から構成されている。第１から第４の演算器
は例えば乗算器、加算器、除算器、および論理演算器に
それぞれ対応する。
は例えば乗算器、加算器、除算器、および論理演算器に
それぞれ対応する。
書込レジスタ１はベクトルレジスタＶＲａに接続されて
いて、書込レジスタ２はベクトルレジスタＶＲ，に接続
されている。同様に、書込レジスタ３゜４．５，６．７
および８はそれぞれベクトルレジスタＶ鳥、ＶＲ，，Ｖ
〜、■鳥、Ｖ鳥およびＶＲ，に痴続されている。ベクト
ルレジスタＶ、Ｒ，−Ｖ几）はそれぞれ独立して同時に
書込みおよび読出しを行なうことができ、書込アドレス
レジスタ１１−１８および読出アドレスレジスタ２１−
２８にそれぞれ接続されている。ベクトルレジスタＶＲ
ｏからの読出データはそれぞれ読出データ選択回路３ｌ
−＝３９に与えられている。図面には示されていないが
、ベクトルレジスタＶＲ，，−ＶＲ７もベクトルレジス
タＶＦＬ、と同様に読出データ選択回路３１−３９に接
続されている。
いて、書込レジスタ２はベクトルレジスタＶＲ，に接続
されている。同様に、書込レジスタ３゜４．５，６．７
および８はそれぞれベクトルレジスタＶ鳥、ＶＲ，，Ｖ
〜、■鳥、Ｖ鳥およびＶＲ，に痴続されている。ベクト
ルレジスタＶ、Ｒ，−Ｖ几）はそれぞれ独立して同時に
書込みおよび読出しを行なうことができ、書込アドレス
レジスタ１１−１８および読出アドレスレジスタ２１−
２８にそれぞれ接続されている。ベクトルレジスタＶＲ
ｏからの読出データはそれぞれ読出データ選択回路３ｌ
−＝３９に与えられている。図面には示されていないが
、ベクトルレジスタＶＲ，，−ＶＲ７もベクトルレジス
タＶＦＬ、と同様に読出データ選択回路３１−３９に接
続されている。
脱出レジスタ４１−４８は、ｍ出データ選択回路３１−
３８で選択された読出データを一時格納するレジスタで
ある。読出レジスタ４１および４２は第１の演算器に、
続出レジスタ４３および４４は第２の演算器に、読出レ
ジスタ４５および４６は第３の演算器に、読出レジスタ
４７および４８は第４の演算器にそれぞれ接続されてい
る。読出レジスタ４９は読出データ選択回路３９で選択
された読出データを一時格納し、主メモリにストアする
ためのレジスタである。第１の演算器５１の演算結果は
書込データ選択回路６１−６８に供給されている。図面
には示していないが、第２の演算器５２第３の演算器５
３．第４の演算器５４および主メモリからのロードデー
タも第１の演算器５１と同様に書込データ選択回路６１
−６８に与えられる。
３８で選択された読出データを一時格納するレジスタで
ある。読出レジスタ４１および４２は第１の演算器に、
続出レジスタ４３および４４は第２の演算器に、読出レ
ジスタ４５および４６は第３の演算器に、読出レジスタ
４７および４８は第４の演算器にそれぞれ接続されてい
る。読出レジスタ４９は読出データ選択回路３９で選択
された読出データを一時格納し、主メモリにストアする
ためのレジスタである。第１の演算器５１の演算結果は
書込データ選択回路６１−６８に供給されている。図面
には示していないが、第２の演算器５２第３の演算器５
３．第４の演算器５４および主メモリからのロードデー
タも第１の演算器５１と同様に書込データ選択回路６１
−６８に与えられる。
第３図を参照すると、ベクトル命令はオペレーションコ
ードＵＰ、演算結果格納オペランド部Ｉｔ ｌ第１オペ
ランド部Ｉ（２、第２オペランド部几３から形成されて
いる。ベクトル命令は第１オペランド部で指定されたベ
クトルレジスタの内容と第２オペランド部で指定された
ベクトルレジスタの内容とを、ＵＰコードで指定される
ように演算し、演算結果を演算結果格納オペランド部で
指定されるベクトルレジスタに書込むことを指示するも
のである。
ードＵＰ、演算結果格納オペランド部Ｉｔ ｌ第１オペ
ランド部Ｉ（２、第２オペランド部几３から形成されて
いる。ベクトル命令は第１オペランド部で指定されたベ
クトルレジスタの内容と第２オペランド部で指定された
ベクトルレジスタの内容とを、ＵＰコードで指定される
ように演算し、演算結果を演算結果格納オペランド部で
指定されるベクトルレジスタに書込むことを指示するも
のである。
次に本発明の一実施例の動作を詳細に説明する。
第４図を参照すると、命令■すなわちＯＰコードが乗算
を指定し、演算結果格納オペランド部がＶＲｏを、第１
オペランド部がＶＲ，を、第２オペランド部がＶ Ｈ・
２をそれぞれ指定している命令の実行が開始されたとす
る。ベクトルレジスタＶＲｏＯ書込アドレスレジスタ１
１．ベクトルレジスタＶＲ。
を指定し、演算結果格納オペランド部がＶＲｏを、第１
オペランド部がＶＲ，を、第２オペランド部がＶ Ｈ・
２をそれぞれ指定している命令の実行が開始されたとす
る。ベクトルレジスタＶＲｏＯ書込アドレスレジスタ１
１．ベクトルレジスタＶＲ。
の読出アドレスレジスタ２２．ベクトルレジスタＶ１′
１１２の続出アドレスレジスタ２３１−ｊ：、それぞれ
ベクトルレジスタ内のｍｌエレメントを指すよう初期設
定される。読出アドレスレジスタ２２で指定されたベク
トルレジスタｖＲ１の第１エレメントは。
１１２の続出アドレスレジスタ２３１−ｊ：、それぞれ
ベクトルレジスタ内のｍｌエレメントを指すよう初期設
定される。読出アドレスレジスタ２２で指定されたベク
トルレジスタｖＲ１の第１エレメントは。
読出データ選択回路３１を介して続出レジスタ４１に格
納される。これと同時に、読出アドレスレジスタ２３で
指定されたベクトルレジスタ■Ｒ７の第１エレメントは
読出データ選択回路３２を介して続出レジスタ４２に格
納されるとともに、ｈＲ，化アドレスレジスタ２２およ
び２３の内容は＋１され次のエレメントの１洸出しを指
定する。読出データレジスタ４１および４２の内容はそ
れぞれ第１の演算器５１に入力される。第１の演算器５
】が７クロツクで演算結果を出力すると仮定すると、７
クロ、アク後に演算結果は書込データ選択回路６１を介
して書込レジスタ】に格納される。さらに仄のクロック
で書込アドレスレジヌタ３１で指定されるベクトルレジ
スタＶｆ（。の第１エレメントにて１：込まれるととも
に、書込アドレスレジスタ１１の内容は＋１される。
納される。これと同時に、読出アドレスレジスタ２３で
指定されたベクトルレジスタ■Ｒ７の第１エレメントは
読出データ選択回路３２を介して続出レジスタ４２に格
納されるとともに、ｈＲ，化アドレスレジスタ２２およ
び２３の内容は＋１され次のエレメントの１洸出しを指
定する。読出データレジスタ４１および４２の内容はそ
れぞれ第１の演算器５１に入力される。第１の演算器５
】が７クロツクで演算結果を出力すると仮定すると、７
クロ、アク後に演算結果は書込データ選択回路６１を介
して書込レジスタ】に格納される。さらに仄のクロック
で書込アドレスレジヌタ３１で指定されるベクトルレジ
スタＶｆ（。の第１エレメントにて１：込まれるととも
に、書込アドレスレジスタ１１の内容は＋１される。
第４図に示す命令■に続く命令■は、Ｏｆ’コードが加
算を指定し、演算結果格納オペランド部がＶＲ３を、第
１オペランド部がＶ ＩＬ。を、第２オペランド部がｌ
、、ｉそれぞれ指定している命令である。
算を指定し、演算結果格納オペランド部がＶＲ３を、第
１オペランド部がＶ ＩＬ。を、第２オペランド部がｌ
、、ｉそれぞれ指定している命令である。
もし、命令■の実行が終了していな幻ればベクトルレジ
スタＶＲ，。へのアクセスが重複してしまうことになる
。しかし、命令■によるベクトルレジスタＶＲｏへのア
クセスは書込アドレスレジスタＩＩの制御によるベクト
ルデータの書込動作であり、命令■の第１オペランドに
よるベクトルレジスタｖＲ・０内のベクトルデータ読出
動作指示は続出アドレスレジスタ２１の制御によるもの
である。このため、同時にアクセスすることが可能であ
り、命令■は絽５図に示すように、命令■の実行終了を
待たず開始される。
スタＶＲ，。へのアクセスが重複してしまうことになる
。しかし、命令■によるベクトルレジスタＶＲｏへのア
クセスは書込アドレスレジスタＩＩの制御によるベクト
ルデータの書込動作であり、命令■の第１オペランドに
よるベクトルレジスタｖＲ・０内のベクトルデータ読出
動作指示は続出アドレスレジスタ２１の制御によるもの
である。このため、同時にアクセスすることが可能であ
り、命令■は絽５図に示すように、命令■の実行終了を
待たず開始される。
すなわち第２図および第６図を参照すると、ベクトルレ
ジスタＶＥも、の書込アドレスレジスタ１４ベクトルレ
ジスタＶ ｌ（、の読出アドレスレジスタ２５およびベ
クトルレジスタＶＩも。の読出アドレスレジスタ２１（
ｌ″ｔそれぞれベクトルレジスタ内の第１エレメントを
指すよう初期設定される。ベクトルレジスタＶ ａ、か
ら続出された第１エレメントデータと、書込動作中で書
込アドレスレジスタはすでに第１エレメントを指しては
いる。読出しは可能なベクトルレジスタＶＲｏから読出
された第１エレメントデータは、そ些ぞれ読出データ選
択回路３３および３４を介して読出レジスタ４３および
４４に格納されるとともに読出アドレスレジスタ２１お
よび２５の内容は＋１される。この関係を示すのが第６
図のタイミングａである。読出レジスタ４３および４４
の第１エレメントデータはそれぞれ第２の演算器５２に
入力され１例えば加算結果を５クロツクで出力するなら
ば５クロツク後に肖”込データ選択回路６４を介して％
書込レジスタ４に入力される。さらに次のクロックで書
込レジスタ４の内容は、書込アドレスレジスタ１４が指
す第１エレメントデータ格納場所に書込まれ、計込アド
レスレジスタ１４の内容は＋１される。
ジスタＶＥも、の書込アドレスレジスタ１４ベクトルレ
ジスタＶ ｌ（、の読出アドレスレジスタ２５およびベ
クトルレジスタＶＩも。の読出アドレスレジスタ２１（
ｌ″ｔそれぞれベクトルレジスタ内の第１エレメントを
指すよう初期設定される。ベクトルレジスタＶ ａ、か
ら続出された第１エレメントデータと、書込動作中で書
込アドレスレジスタはすでに第１エレメントを指しては
いる。読出しは可能なベクトルレジスタＶＲｏから読出
された第１エレメントデータは、そ些ぞれ読出データ選
択回路３３および３４を介して読出レジスタ４３および
４４に格納されるとともに読出アドレスレジスタ２１お
よび２５の内容は＋１される。この関係を示すのが第６
図のタイミングａである。読出レジスタ４３および４４
の第１エレメントデータはそれぞれ第２の演算器５２に
入力され１例えば加算結果を５クロツクで出力するなら
ば５クロツク後に肖”込データ選択回路６４を介して％
書込レジスタ４に入力される。さらに次のクロックで書
込レジスタ４の内容は、書込アドレスレジスタ１４が指
す第１エレメントデータ格納場所に書込まれ、計込アド
レスレジスタ１４の内容は＋１される。
本発明において、ベクト−ルレジスタｖ１も１ の書込
動作実行中に後続の命令による同一ベクトルレジスタの
読出動作を行なうことができるが、ベクトルレジスタＶ
）ｌ・！の読出ｊ％・作笑行中に後続の命令による同一
ベクトルレジスタへの書込動作ｅ！４行することもでき
ることは明らかである。
動作実行中に後続の命令による同一ベクトルレジスタの
読出動作を行なうことができるが、ベクトルレジスタＶ
）ｌ・！の読出ｊ％・作笑行中に後続の命令による同一
ベクトルレジスタへの書込動作ｅ！４行することもでき
ることは明らかである。
発明の効果
本発明には、ベクトルレジスタの書込みおよび読出しを
同時に行なえるように構成することにより、簡単な制御
の１にベクトルレジスタを効率的に使用できるという効
果がある。
同時に行なえるように構成することにより、簡単な制御
の１にベクトルレジスタを効率的に使用できるという効
果がある。
第１図はベクトルデータ処理装機の概安を示す図、第２
図は本発明の一実施例を示す図、第３図はベクトル命令
の形式を示す図、第４図は命令の出現を示す図、第５図
はその鄭１作説明図、および第６図はエレメントデータ
処理を示す図である。 第１図から第６図において、１−８−・・書込レジスタ
、１１−１８ ・・・・・書込アドレスレジスタ、２１
−２８・・・・読出アドレスレジスタ、３１−３９・・
・・・・読出データ選択回路、４１−４９・・・・・・
読出レジスタ。 ５１・・・・・・第１の演算器、５２ ・・・・第２の
演算器。 ５３・・・・・・第３の演算器、５４・・・・・第４の
演算器、６１−６８・・・・・・書込データ選択回路、
Ｖｌ（・、−ＶＩ−Ｌ、・・・・・・ベクトルレジス
タ。 Ｚ ｌ 図 Ｌ３ 閃 舅 ４ 図 ４令■ ＭｔＪｌｙ ＶＦｏ、ＶＫｙｙ ＶＡ’２全金
■ ρρＩ）Ｉ ＶｋＪ、 Ｖｌｅｌ、ＶＦ’ｄ冥 ５
図 Ｌ ６ 閏 一時間 手続補正書（自発） ５９．１０．− ｚｌ 昭和 年 月 日 １、事件の表示 昭和５８年特 許 願第１２２６８１
号２、発明の名称 ベクトルデータ処理装置３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 （連絡先 日本電気株式会社特許部） ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の発明の詳細な説明の欄について下記のとおり訂
正します。 記 １、第４頁第１３行目の記載「１実施例」を「一実施例
」と訂正します◇ ２、第９頁第１５行目の記載「いる。」を１いるが、」
と訂正します。 代理人 弁理士 内 原 −。 ′・＋′１−２ Ａ
図は本発明の一実施例を示す図、第３図はベクトル命令
の形式を示す図、第４図は命令の出現を示す図、第５図
はその鄭１作説明図、および第６図はエレメントデータ
処理を示す図である。 第１図から第６図において、１−８−・・書込レジスタ
、１１−１８ ・・・・・書込アドレスレジスタ、２１
−２８・・・・読出アドレスレジスタ、３１−３９・・
・・・・読出データ選択回路、４１−４９・・・・・・
読出レジスタ。 ５１・・・・・・第１の演算器、５２ ・・・・第２の
演算器。 ５３・・・・・・第３の演算器、５４・・・・・第４の
演算器、６１−６８・・・・・・書込データ選択回路、
Ｖｌ（・、−ＶＩ−Ｌ、・・・・・・ベクトルレジス
タ。 Ｚ ｌ 図 Ｌ３ 閃 舅 ４ 図 ４令■ ＭｔＪｌｙ ＶＦｏ、ＶＫｙｙ ＶＡ’２全金
■ ρρＩ）Ｉ ＶｋＪ、 Ｖｌｅｌ、ＶＦ’ｄ冥 ５
図 Ｌ ６ 閏 一時間 手続補正書（自発） ５９．１０．− ｚｌ 昭和 年 月 日 １、事件の表示 昭和５８年特 許 願第１２２６８１
号２、発明の名称 ベクトルデータ処理装置３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 （連絡先 日本電気株式会社特許部） ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の発明の詳細な説明の欄について下記のとおり訂
正します。 記 １、第４頁第１３行目の記載「１実施例」を「一実施例
」と訂正します◇ ２、第９頁第１５行目の記載「いる。」を１いるが、」
と訂正します。 代理人 弁理士 内 原 −。 ′・＋′１−２ Ａ
Claims (1)
- 【特許請求の範囲】 それぞれが複数のエレメントを保持する複数のベクトル
レジスタのそれぞれに格納されたエレメントを順次アク
セスして演算を行なうベクトルデータ処理装動、におい
て。 書込みおよび読出しを同時に行なうことができる複数個
のベクトルレジスタと。 これら複数のベクトルレジスタのそれぞれに対応した複
数の畳込アドレスレジスタと、前記複数のベクトルレジ
スタのそれぞれに対応した複数の読出アドレスレジスタ
とを含むことを特徴とするベクトルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12268183A JPS6015770A (ja) | 1983-07-06 | 1983-07-06 | ベクトルデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12268183A JPS6015770A (ja) | 1983-07-06 | 1983-07-06 | ベクトルデ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015770A true JPS6015770A (ja) | 1985-01-26 |
Family
ID=14841989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12268183A Pending JPS6015770A (ja) | 1983-07-06 | 1983-07-06 | ベクトルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622034B2 (ja) * | 1987-08-31 | 1994-03-23 | ディジタル イクイプメント コーポレーション | マルチポートベクトルレジスタファイル |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
-
1983
- 1983-07-06 JP JP12268183A patent/JPS6015770A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622034B2 (ja) * | 1987-08-31 | 1994-03-23 | ディジタル イクイプメント コーポレーション | マルチポートベクトルレジスタファイル |
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