JPS59223020A - 信号変換回路 - Google Patents
信号変換回路Info
- Publication number
- JPS59223020A JPS59223020A JP58099742A JP9974283A JPS59223020A JP S59223020 A JPS59223020 A JP S59223020A JP 58099742 A JP58099742 A JP 58099742A JP 9974283 A JP9974283 A JP 9974283A JP S59223020 A JPS59223020 A JP S59223020A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- circuits
- conversion circuit
- output
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は信号変換回路に関し、特にアナログ信号をデ
ィジタル信号に変換するＡＤ変換回路及びその逆変換を
行うＤＡ変換回路の高速化に関するものである。
ィジタル信号に変換するＡＤ変換回路及びその逆変換を
行うＤＡ変換回路の高速化に関するものである。
一般に、ＡＤ変換回路及び、ＤＡ変換回路は変換すべき
信号の帯域（ＡＤ変換の場合）又はデータ転送時間（Ｄ
Ａ変換の場合）により変換器の信号処理に要する最小時
間が決定される。従って、広帯域又はデータ転送時間が
早い程、高速の信号処理が変換器に要求されるが、高速
になるに従い、５ 装置が複雑でかつ高価なものとなる
。
信号の帯域（ＡＤ変換の場合）又はデータ転送時間（Ｄ
Ａ変換の場合）により変換器の信号処理に要する最小時
間が決定される。従って、広帯域又はデータ転送時間が
早い程、高速の信号処理が変換器に要求されるが、高速
になるに従い、５ 装置が複雑でかつ高価なものとなる
。
この発明は上記のような従来のものの問題点に鑑みてな
されたもので、一定有限な処理時間長を有する低速の汎
用変換器を複数個並列に用いてこれらを相異なる時間位
相で駆動することにより、所要の高速変換が可能な信号
変換回路を提供することを目的としている。
されたもので、一定有限な処理時間長を有する低速の汎
用変換器を複数個並列に用いてこれらを相異なる時間位
相で駆動することにより、所要の高速変換が可能な信号
変換回路を提供することを目的としている。
以下、この発明の実施例を図について説明する。
第１図は本件出願の第１の発明の一実施例によるＡＤ変
換回路のプロ・ツク結線図である。図において、１は入
力アナログ信号のレベルを一定時間保持する信号保持回
路としての第１のサンプルホールド回路、２はこの第１
のサンプルホールド回路１の出力アナログレベルをディ
ジタル信号に変換する処理時間Ｔの第１のＡＤ変換回路
、３は第１のＡＤ変換回路２からのディジタル信号ｄを
データラインに出力するためのゲート回路であり、４．
５．６及び７，８．９は夫々上記１． ２． ３と同様
な処理能力を有する第２のサンプルホールド回路、第２
のＡＤ変換回路、第２のゲート回路及び第３のサンプル
ホールド回路、 第３（７）ＡＤｉ換回路、第３のゲー
ト回路である。また２０，３０．４０は夫々上記サンプ
ルホールド回路１，４゜７、ＡＤ変換回路２． ５．
８、ゲート回路３，６゜９を相互に直列接続して構成さ
れた第１ないし第３の単位回路であり、各単位回路２０
，３０．４０の人、出力は夫々共通接続されている。１
０は上記のサンプルホールド回路１，４．７及びＡＤ変
換回路２． ５． ８を駆動するクロック信号ａ。
換回路のプロ・ツク結線図である。図において、１は入
力アナログ信号のレベルを一定時間保持する信号保持回
路としての第１のサンプルホールド回路、２はこの第１
のサンプルホールド回路１の出力アナログレベルをディ
ジタル信号に変換する処理時間Ｔの第１のＡＤ変換回路
、３は第１のＡＤ変換回路２からのディジタル信号ｄを
データラインに出力するためのゲート回路であり、４．
５．６及び７，８．９は夫々上記１． ２． ３と同様
な処理能力を有する第２のサンプルホールド回路、第２
のＡＤ変換回路、第２のゲート回路及び第３のサンプル
ホールド回路、 第３（７）ＡＤｉ換回路、第３のゲー
ト回路である。また２０，３０．４０は夫々上記サンプ
ルホールド回路１，４゜７、ＡＤ変換回路２． ５．
８、ゲート回路３，６゜９を相互に直列接続して構成さ
れた第１ないし第３の単位回路であり、各単位回路２０
，３０．４０の人、出力は夫々共通接続されている。１
０は上記のサンプルホールド回路１，４．７及びＡＤ変
換回路２． ５． ８を駆動するクロック信号ａ。
ｂ、ｃとこれに同期したゲート開閉信号ｇ、 ｈ。
ｉを発生するタイミング発生回路であり、このクロック
信号ａ、ｂ、ｃはクロック周期が等しく、かつその時間
位相がクロック周期の１／３ずつずれたものとなってい
る。
信号ａ、ｂ、ｃはクロック周期が等しく、かつその時間
位相がクロック周期の１／３ずつずれたものとなってい
る。
次に動作について説明する。
上記の様に同一処理時間長を有するＡＤ変換用単位回路
２０．３０．４０を３組並置した構成において、１組の
単位回路の変換処理の最小時間はＴであるが、変換のタ
イミング及びゲート開閉のタイミングを、基本クロック
から（１／３）Ｔずつ時間位相の異なる３組のクロック
信号ａ、 ｂ。
２０．３０．４０を３組並置した構成において、１組の
単位回路の変換処理の最小時間はＴであるが、変換のタ
イミング及びゲート開閉のタイミングを、基本クロック
から（１／３）Ｔずつ時間位相の異なる３組のクロック
信号ａ、 ｂ。
Ｃ及びゲート開閉信号ｇ、ｈ、ｉにより動作させる事に
より変換処理時間（１／３）Ｔ”？：’ＡＤ変換された
データｊが出力される。
より変換処理時間（１／３）Ｔ”？：’ＡＤ変換された
データｊが出力される。
この様子を第２図を用いて説明する。第２図は各部のタ
イミング図である。
イミング図である。
タイミング発生回路１０は第２図（ａ）の第１のクロッ
ク信号ａ、このクロック信号ａから（ｌ／３）Ｔ位相の
遅れた第２のクロック信号ｂ（同図（ｂｌ参照）、及び
更に（１／３）Ｔ位相の遅れた第３のクロック信号Ｃ（
同図（Ｃ）参照）により夫々のサンプルホールド回路１
，４，７、ＡＤ変換回路２゜５．８を動作させる事によ
り、第１のＡＤ変換回路２からディジタルデータ（同図
（ｄｌ参照）Ｄｌｏ。
ク信号ａ、このクロック信号ａから（ｌ／３）Ｔ位相の
遅れた第２のクロック信号ｂ（同図（ｂｌ参照）、及び
更に（１／３）Ｔ位相の遅れた第３のクロック信号Ｃ（
同図（Ｃ）参照）により夫々のサンプルホールド回路１
，４，７、ＡＤ変換回路２゜５．８を動作させる事によ
り、第１のＡＤ変換回路２からディジタルデータ（同図
（ｄｌ参照）Ｄｌｏ。
Ｄｌｌ・・・２、第２のＡＤ変換回路５からディジタル
データ（同図（ｅ）参照）Ｄ２０．Ｄ２１．−・・、第
３のＡＤ変換回路８からディジタルデータ（同図（ｆ）
参照＞Ｄ３０．Ｄ３１．・・・、が出力される。次に上
記のクロック信号ａ、ｂ、ｃに同期してゲート回路３，
６．９を（１／３）Ｔ時間 開、（２／３）Ｔ時間 閉
せしめるゲート開閉信号ｇ、 ｈ。
データ（同図（ｅ）参照）Ｄ２０．Ｄ２１．−・・、第
３のＡＤ変換回路８からディジタルデータ（同図（ｆ）
参照＞Ｄ３０．Ｄ３１．・・・、が出力される。次に上
記のクロック信号ａ、ｂ、ｃに同期してゲート回路３，
６．９を（１／３）Ｔ時間 開、（２／３）Ｔ時間 閉
せしめるゲート開閉信号ｇ、 ｈ。
ｉ （同図（叱ｔｈｅ、 ＋１１参照）により夫々のゲ
ート回路３． ６． ９を開閉すれば出力ラインには総
合出力ｊ （同図０１参照）が得られる。
ート回路３． ６． ９を開閉すれば出力ラインには総
合出力ｊ （同図０１参照）が得られる。
尚、上記実施例では単位回路３組のものの動作について
説明したが、これは３組に限定されるものではなく、同
様にＮ個の単位回路を並置すれば、Ｎ倍の高速動作が期
待できる。
説明したが、これは３組に限定されるものではなく、同
様にＮ個の単位回路を並置すれば、Ｎ倍の高速動作が期
待できる。
第３図は本出願の第２の発明の一実施例によるＤＡ変換
回路のブロック結線図である。図において、第１図と同
一符号は同−又は相当のものを示す。ただし第１ないし
第３のサンプルホールド回路１． ４． ７は入力ディ
ジタル信号を保持するレジスタ等のディジタルのサンプ
ルホールド回路、２”、５’、８”は第１な、いし第３
のＤＡ変換回路、３． ６． ９は第１ないし第３のア
ナログのゲート回路で、ここでは出力インピーダンスが
高インピーダンスのものを用いている。 ４本装置
の動作は第４図からも分かるように第１図の装置の動作
とＡＤ変換がＤＡ変換になっただけでほとんど全く同じ
であり、その結果、本装置によればＤＡ変換回路１個の
場合に比して３倍の高速動作を達成できる。
回路のブロック結線図である。図において、第１図と同
一符号は同−又は相当のものを示す。ただし第１ないし
第３のサンプルホールド回路１． ４． ７は入力ディ
ジタル信号を保持するレジスタ等のディジタルのサンプ
ルホールド回路、２”、５’、８”は第１な、いし第３
のＤＡ変換回路、３． ６． ９は第１ないし第３のア
ナログのゲート回路で、ここでは出力インピーダンスが
高インピーダンスのものを用いている。 ４本装置
の動作は第４図からも分かるように第１図の装置の動作
とＡＤ変換がＤＡ変換になっただけでほとんど全く同じ
であり、その結果、本装置によればＤＡ変換回路１個の
場合に比して３倍の高速動作を達成できる。
以上のようにこの発明に係る信号変換回路によれば、一
定有限な処理時間長を有する低速の汎用変換器を複数個
並列に用いてこれらを相異なる時間位相で駆動するよう
にしたので、所要の高速変換器を安価に得ることができ
る効果がある。
定有限な処理時間長を有する低速の汎用変換器を複数個
並列に用いてこれらを相異なる時間位相で駆動するよう
にしたので、所要の高速変換器を安価に得ることができ
る効果がある。
第１図は本出願の第１の発明の一実施例を示す信号変換
回路のブロック結線図、第２図は第１図の回路の各部波
形を示すタイミング図、第３図は本出願の第２の発明の
一実施例を示す信号変換回路のブロック結線図、第４図
は第３図の回路の各部波形を示すタイミング図である。 図において、２０〜４０は単位回路、■、４゜７は第１
ないし第３のサンプルホールド回路（信号保持回路）、
２．５．８は第１ないし第３のＡＤ変換回路、２’、５
’、８’ は第１ないし第３ＯＤＡ変換回路、３．．６
．９は第１ないし第３のゲート回路、１０はタイミング
発生回路である。 なお図中同一符号は同−又は相゛当部分を示す。 代理人 大岩増雄
回路のブロック結線図、第２図は第１図の回路の各部波
形を示すタイミング図、第３図は本出願の第２の発明の
一実施例を示す信号変換回路のブロック結線図、第４図
は第３図の回路の各部波形を示すタイミング図である。 図において、２０〜４０は単位回路、■、４゜７は第１
ないし第３のサンプルホールド回路（信号保持回路）、
２．５．８は第１ないし第３のＡＤ変換回路、２’、５
’、８’ は第１ないし第３ＯＤＡ変換回路、３．．６
．９は第１ないし第３のゲート回路、１０はタイミング
発生回路である。 なお図中同一符号は同−又は相゛当部分を示す。 代理人 大岩増雄
Claims (1)
- 【特許請求の範囲】 （１１サンプル点の入力信号量を保持する信号保持回路
、該信号保持回路の出力信号をＡＤ変換するＡＤ変換回
路、該ＡＤ変換回路の出力の開閉を行うゲート回路を夫
々直列に接続したＮ個の単位回路と、上記Ｎ個の単位回
路の各回路を異なる時間位相で駆動するためのタイミン
グ信号を発生するタイミング発生回路とを備え、上記各
単位回路の入力および出力がそれぞれ共通接続されてい
ることを特徴とする信号変換回路。 （２）上記タイミング信号が、時間位相がクロック周期
の１／Ｎ周期ずつずれたＮ個のクロック信号であること
を特徴とする特許請求の範囲第１項記載の信号変換回路
。 （３）入力データを保持する信号保持回路、該信号保持
回路の出力データをＤＡ変換するＤＡ変換回路、該［）
Ａ変換回路の出力の開閉を行うゲート回路を夫々直列に
接続したＮ個の単位回路と、上記Ｎ個の単位回路の各回
路を異なる時間位相で駆動するためのタイミング信号を
発生するタイミング発生回路とを備え、上記各単位回路
の入力およ′び出力がそれぞれ共通接続されていること
を特徴とする信号変換回路。 （４） 上記タイミング信号が、時間位相がクロック
周期の１／Ｎ周期〆つずれたＮ個のクロック信号である
ことを特徴とする特許請求の範囲第３項記載の信号変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099742A JPS59223020A (ja) | 1983-06-02 | 1983-06-02 | 信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099742A JPS59223020A (ja) | 1983-06-02 | 1983-06-02 | 信号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223020A true JPS59223020A (ja) | 1984-12-14 |
Family
ID=14255462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58099742A Pending JPS59223020A (ja) | 1983-06-02 | 1983-06-02 | 信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281521A (ja) * | 1986-05-29 | 1987-12-07 | Yamaha Corp | Ｄ／ａ変換回路 |
| JPH05335949A (ja) * | 1992-06-03 | 1993-12-17 | Japan Radio Co Ltd | 波形ひずみ補償回路 |
-
1983
- 1983-06-02 JP JP58099742A patent/JPS59223020A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281521A (ja) * | 1986-05-29 | 1987-12-07 | Yamaha Corp | Ｄ／ａ変換回路 |
| JPH05335949A (ja) * | 1992-06-03 | 1993-12-17 | Japan Radio Co Ltd | 波形ひずみ補償回路 |
| JP2653741B2 (ja) * | 1992-06-03 | 1997-09-17 | 日本無線株式会社 | 中波ラジオ放送機 |
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