JPS61289649A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61289649A JPS61289649A JP13147285A JP13147285A JPS61289649A JP S61289649 A JPS61289649 A JP S61289649A JP 13147285 A JP13147285 A JP 13147285A JP 13147285 A JP13147285 A JP 13147285A JP S61289649 A JPS61289649 A JP S61289649A
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- Japan
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- wiring
- silicon nitride
- nitride film
- film
- silicon oxide
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体装置の製造方法、とりわけ多層配線に
おける眉間絶縁膜の形成方法に関するものである。
おける眉間絶縁膜の形成方法に関するものである。
(従来の技術)
近年、LSI素子の高集積化、高速化を図るため。
多層配線構造を備えたものが増えつつある。配線材料に
は一般にALを主成分とする合金が用いられている。一
方、配線が多層化するにつれてより急峻な段差が生じ、
その上に上層配線を形成することが困難となるため、下
層配線と上層配線の間の層間絶縁膜を平坦化する工程が
必要となる。
は一般にALを主成分とする合金が用いられている。一
方、配線が多層化するにつれてより急峻な段差が生じ、
その上に上層配線を形成することが困難となるため、下
層配線と上層配線の間の層間絶縁膜を平坦化する工程が
必要となる。
従来の層間絶縁膜の平坦化方法の一例として、ホトレジ
ストのエッチパックを採用したMO3型半導体装置の製
造工程を、第2図(a)〜Q)を参照して説明する。な
お、第2図はA/、二層配線の製造工程を示しており、
簡明化のため、トランジスタ領域は示していない。
ストのエッチパックを採用したMO3型半導体装置の製
造工程を、第2図(a)〜Q)を参照して説明する。な
お、第2図はA/、二層配線の製造工程を示しており、
簡明化のため、トランジスタ領域は示していない。
第2図において、まず、シリコン基板1上の回路素子(
図には示されていない)を覆うようにPSG 2からな
る眉間絶縁膜を形成した後、例えば膜厚0.8μmの下
層U配線3を形成する〔第2図(a)〕。この後、例え
ば膜厚15μmの、プラズマCVD法により生成する窒
化ケイ素膜(以下、プラズマ窒化ケイ素膜という)4を
被着する〔第2図(b)〕。さらに、この窒化ケイ素膜
4上にホトレジスト5を回転塗布する〔第2図(C)〕
。これを、約200℃で熱処理してホトレジスト5中の
溶媒を除去した後、窒化ケイ素膜4およびホトレジスト
5のエツチング速度がほぼ同一となるような条件下で、
ホトレジスト5を完全にエツチング除去する。なおこの
時、窒化ケイ素膜4の一部も同時にエツチングされ、下
層At配線3上には膜厚0.3〜1.2μmの窒化ケイ
素膜4が残される〔第2図(d)〕。
図には示されていない)を覆うようにPSG 2からな
る眉間絶縁膜を形成した後、例えば膜厚0.8μmの下
層U配線3を形成する〔第2図(a)〕。この後、例え
ば膜厚15μmの、プラズマCVD法により生成する窒
化ケイ素膜(以下、プラズマ窒化ケイ素膜という)4を
被着する〔第2図(b)〕。さらに、この窒化ケイ素膜
4上にホトレジスト5を回転塗布する〔第2図(C)〕
。これを、約200℃で熱処理してホトレジスト5中の
溶媒を除去した後、窒化ケイ素膜4およびホトレジスト
5のエツチング速度がほぼ同一となるような条件下で、
ホトレジスト5を完全にエツチング除去する。なおこの
時、窒化ケイ素膜4の一部も同時にエツチングされ、下
層At配線3上には膜厚0.3〜1.2μmの窒化ケイ
素膜4が残される〔第2図(d)〕。
次に、窒化ケイ素膜4上に1例えば膜厚0.6μ。
の酸化ケイ素膜6を被着する〔第2図(e)〕。この後
、スルーホール11を開孔し、上層At配線7を形成す
る〔第2図(f)〕。最後に、・ヤツシペーシ。
、スルーホール11を開孔し、上層At配線7を形成す
る〔第2図(f)〕。最後に、・ヤツシペーシ。
ン膜として、上層kt配線7上に例えばそれぞれの膜厚
が0.5μmの酸化ケイ素膜8およびプラズマ窒化ケイ
素膜9を順次形成して完成する〔第2図(g)〕。
が0.5μmの酸化ケイ素膜8およびプラズマ窒化ケイ
素膜9を順次形成して完成する〔第2図(g)〕。
(発明が解決しようとする問題点〕
しかしながら、この場合、下層At配線3は、圧縮スト
レスの大きいプラズマ窒化ケイ素膜4に接するため、常
に、引張力を受けて形状が変化し、断線に至ることがし
ばしばある。特に、配線幅が2μm以下の微細配線の場
合は、断線に至ることが多い。この現象は、プラズマ窒
化ケイ素膜を被着して後の熱処理工程時に生じ、また、
半導体装置を高温下で長時間使用した場合にも同様の問
題が生じる。
レスの大きいプラズマ窒化ケイ素膜4に接するため、常
に、引張力を受けて形状が変化し、断線に至ることがし
ばしばある。特に、配線幅が2μm以下の微細配線の場
合は、断線に至ることが多い。この現象は、プラズマ窒
化ケイ素膜を被着して後の熱処理工程時に生じ、また、
半導体装置を高温下で長時間使用した場合にも同様の問
題が生じる。
これに対し、下層At配線を形成した後、酸化ケイ素膜
を被着し、更にこの上に窒化ケイ素膜を被着して後ホト
レジストのエッチパック平坦化を施した場合は、上層A
t配線と窒化ケイ素膜が接するとと忙なり、上層At配
線に同様の問題が生じる。
を被着し、更にこの上に窒化ケイ素膜を被着して後ホト
レジストのエッチパック平坦化を施した場合は、上層A
t配線と窒化ケイ素膜が接するとと忙なり、上層At配
線に同様の問題が生じる。
また、下層At配線と上層At配線の間の層間絶縁膜を
酸化ケイ素膜だけで形成した場合は、強固で、かつクラ
ック耐性に優れたプラズマ窒化ケイ素膜が存在しないた
め、下層ht配線と上層At配線の間で電気的リークが
生じやすいという問題が生じる。
酸化ケイ素膜だけで形成した場合は、強固で、かつクラ
ック耐性に優れたプラズマ窒化ケイ素膜が存在しないた
め、下層ht配線と上層At配線の間で電気的リークが
生じやすいという問題が生じる。
(問題点を解決するための手段)
上記問題点を解決するために、本発明は、シリコン基板
上に設けた第1の電極・配線層上に、まず第1の酸化ケ
イ素膜を被着し、次いで窒化ケイ素膜を被着した後、そ
の上に有機樹脂を回転塗布して、乾燥後有機樹脂の全部
と窒化ケイ素膜の一部をほぼ同一速度でエツチングする
。次に、残された窒化ケイ素膜上に第2の酸化ケイ素膜
を被着し、その上に第2の電極・配線層を形成するとい
う工程を採る。
上に設けた第1の電極・配線層上に、まず第1の酸化ケ
イ素膜を被着し、次いで窒化ケイ素膜を被着した後、そ
の上に有機樹脂を回転塗布して、乾燥後有機樹脂の全部
と窒化ケイ素膜の一部をほぼ同一速度でエツチングする
。次に、残された窒化ケイ素膜上に第2の酸化ケイ素膜
を被着し、その上に第2の電極・配線層を形成するとい
う工程を採る。
(作用)
上記工程によれば、下層電極・配線層および上層電極・
配線層ともに、圧縮ストレスを有するプラズマ窒化ケイ
素膜と接することがなく、断線の問題が防止できる。ま
た、眉間絶縁膜の一部にプラズマ窒化ケイ素膜が使われ
ているため、下層電極・配線層と上層電極・配線層との
間で生じる電気的リークが防止できる。
配線層ともに、圧縮ストレスを有するプラズマ窒化ケイ
素膜と接することがなく、断線の問題が防止できる。ま
た、眉間絶縁膜の一部にプラズマ窒化ケイ素膜が使われ
ているため、下層電極・配線層と上層電極・配線層との
間で生じる電気的リークが防止できる。
(実施例)
以下、本発明の一実施例を第1図を用いて説明する。な
お、簡明化のために、図にはkA二層配線部分のみを示
し、トランジスタ領域は示していない。
お、簡明化のために、図にはkA二層配線部分のみを示
し、トランジスタ領域は示していない。
第1図において、まず、シリコン基板1上の回路素子(
図には示されていない)を覆うようKPSG 2からな
る眉間絶縁膜を形成した後、例えば、膜厚0.8μmの
下層U配線3を形成する〔第1図(a)〕。
図には示されていない)を覆うようKPSG 2からな
る眉間絶縁膜を形成した後、例えば、膜厚0.8μmの
下層U配線3を形成する〔第1図(a)〕。
この後、例えば、膜厚0.3μmの酸化ケイ素膜10を
常圧CVD法により被着し、更に、例えば膜厚1.5μ
mのプラズマ窒化ケイ素膜4を被着する〔第1図(b)
〕。引き続き、この窒化ケイ素膜4上に、ホトレジスト
(又はポリイミド樹脂)5を回転塗布する〔第1図(C
)〕。次に、約200℃の熱処理を施してホトレジスト
5中の溶媒を除去した後、窒化ケイ素膜4およびホトレ
ジスト5のエツチング速度がほぼ同一となるような条件
下で、ホトレジスト5を完全にエツチング除去する。な
おこの時、窒化〃イ素膜4の一部も同時にエツチングさ
れ、下層At配線3上には膜厚0.3〜1.2μmの窒
化ケイ素膜が残される〔第1図(d)〕。この後、窒化
ケイ素膜4上に、例えば、膜厚0.3μmの酸化ケイ素
膜6を被着する〔第1図(e)〕。次に、スルーホール
11を開孔し、上層At配線7を形成する〔第1図(f
)〕。最後に、パッジページ、ン膜として、上層At配
線7上に例えばそれぞれの膜厚が0、5μmの酸化ケイ
素膜8およびプラズマ窒化ケイ素膜9を形成して完成す
る〔第1図(g)〕。なお、酸化ケイ素膜6,8,10
は、P e B g As等の不純物を含むガラスによ
り構成してもよい。
常圧CVD法により被着し、更に、例えば膜厚1.5μ
mのプラズマ窒化ケイ素膜4を被着する〔第1図(b)
〕。引き続き、この窒化ケイ素膜4上に、ホトレジスト
(又はポリイミド樹脂)5を回転塗布する〔第1図(C
)〕。次に、約200℃の熱処理を施してホトレジスト
5中の溶媒を除去した後、窒化ケイ素膜4およびホトレ
ジスト5のエツチング速度がほぼ同一となるような条件
下で、ホトレジスト5を完全にエツチング除去する。な
おこの時、窒化〃イ素膜4の一部も同時にエツチングさ
れ、下層At配線3上には膜厚0.3〜1.2μmの窒
化ケイ素膜が残される〔第1図(d)〕。この後、窒化
ケイ素膜4上に、例えば、膜厚0.3μmの酸化ケイ素
膜6を被着する〔第1図(e)〕。次に、スルーホール
11を開孔し、上層At配線7を形成する〔第1図(f
)〕。最後に、パッジページ、ン膜として、上層At配
線7上に例えばそれぞれの膜厚が0、5μmの酸化ケイ
素膜8およびプラズマ窒化ケイ素膜9を形成して完成す
る〔第1図(g)〕。なお、酸化ケイ素膜6,8,10
は、P e B g As等の不純物を含むガラスによ
り構成してもよい。
以上の実施例による多層配線構造では、下層および上層
のAt配線3,7はともに、圧縮ストレスを有するプラ
ズマ窒化ケイ素膜4と平面的に接することがなく、At
配線が引張られて断線するという問題が防止できる。ま
た、眉間絶縁膜の中間層が強固でかつクラック耐性に優
れたプラズマ窒化ケイ素膜であるため、下層At配線と
上層At配線の間の電気的リークも防止できる。
のAt配線3,7はともに、圧縮ストレスを有するプラ
ズマ窒化ケイ素膜4と平面的に接することがなく、At
配線が引張られて断線するという問題が防止できる。ま
た、眉間絶縁膜の中間層が強固でかつクラック耐性に優
れたプラズマ窒化ケイ素膜であるため、下層At配線と
上層At配線の間の電気的リークも防止できる。
なお、実施例では、At二層配線を用いて説明したが、
本発明は、三層あるいはそれ以上のAt多層配線におい
ても同様の効果があることは明らかであり、また、At
以外の金属配線を用いた場合でも同様の効果が期待でき
る。
本発明は、三層あるいはそれ以上のAt多層配線におい
ても同様の効果があることは明らかであり、また、At
以外の金属配線を用いた場合でも同様の効果が期待でき
る。
(発明の効果)
以上説明したように、本発明によれば、従来液していた
電極・配線層とプラズマ窒化ケイ素膜との層間に酸化ケ
イ素膜を挿設する工程を付加することによりクラックの
発生や配線の断線を防止することができ、半導体装置の
信頼性を向上することができる。
電極・配線層とプラズマ窒化ケイ素膜との層間に酸化ケ
イ素膜を挿設する工程を付加することによりクラックの
発生や配線の断線を防止することができ、半導体装置の
信頼性を向上することができる。
第1図(a)〜ωは、本発明の一実施例の一連の製造工
程を示す断面図、第2図(&)〜(X)は、従来例の一
連の製造工程を示す断面図である。 1・・・シリコン基板、2,6,8,10・・・酸化ケ
イ素膜(あるいはpsc )、3・・・下層At配線、
4゜9・・・プラズマ窒化ケイ素膜、5・・・ホトレノ
スト、7・・・上層At配線。 第1図 1・ シリコン薯1( 4,9・・ デラズ4事化ザ4I議 第1図 第2図
程を示す断面図、第2図(&)〜(X)は、従来例の一
連の製造工程を示す断面図である。 1・・・シリコン基板、2,6,8,10・・・酸化ケ
イ素膜(あるいはpsc )、3・・・下層At配線、
4゜9・・・プラズマ窒化ケイ素膜、5・・・ホトレノ
スト、7・・・上層At配線。 第1図 1・ シリコン薯1( 4,9・・ デラズ4事化ザ4I議 第1図 第2図
Claims (3)
- (1)シリコン基板上に設けた第1の電極・配線層上に
第1の酸化ケイ素膜を被着する工程と、前記第1の酸化
ケイ素膜上に窒化ケイ素膜を被着する工程と、前記窒化
ケイ素膜上に有機樹脂を回転塗布する工程と、前記有機
樹脂の全部と前記窒化ケイ素膜の一部を略同一速度でエ
ッチングする工程と、残された前記窒化ケイ素膜上に第
2の酸化ケイ素膜を被着する工程と、前記第2の酸化ケ
イ素膜上に第2の電極・配線層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - (2)第1及び第2の酸化ケイ素膜が、リン(P)、ボ
ロン(B)、ヒ素(As)等の不純物を含むガラスから
なることを特徴とする特許請求の範囲第(1)項記載の
半導体装置の製造方法。 - (3)有機樹脂が、ホトレジスト若しくはポリイミドか
らなることを特徴とする特許請求の範囲第(1)項記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13147285A JPS61289649A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13147285A JPS61289649A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61289649A true JPS61289649A (ja) | 1986-12-19 |
Family
ID=15058766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13147285A Pending JPS61289649A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61289649A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0246747A (ja) * | 1988-08-09 | 1990-02-16 | Sony Corp | 多層配線の形成方法 |
US5393712A (en) * | 1993-06-28 | 1995-02-28 | Lsi Logic Corporation | Process for forming low dielectric constant insulation layer on integrated circuit structure |
US5470801A (en) * | 1993-06-28 | 1995-11-28 | Lsi Logic Corporation | Low dielectric constant insulation layer for integrated circuit structure and method of making same |
US6520189B1 (en) | 1986-09-09 | 2003-02-18 | Semiconductor Energy Laboratory Co., Ltd. | CVD apparatus |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5788734A (en) * | 1980-11-21 | 1982-06-02 | Toshiba Corp | Semiconductor device |
JPS5817637A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置 |
JPS58216443A (ja) * | 1982-06-10 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
JPS59114841A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | 半導体装置の製造方法 |
JPS59117133A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-06-17 JP JP13147285A patent/JPS61289649A/ja active Pending
Patent Citations (5)
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