JPS61274366A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS61274366A JPS61274366A JP60116077A JP11607785A JPS61274366A JP S61274366 A JPS61274366 A JP S61274366A JP 60116077 A JP60116077 A JP 60116077A JP 11607785 A JP11607785 A JP 11607785A JP S61274366 A JPS61274366 A JP S61274366A
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高耐圧パワーＭＯ３ＦＥＴ、パワー用バイポ
ーラトランジスタやパワー用ダイオード等の高耐圧半導
体装置に関するものである。
ーラトランジスタやパワー用ダイオード等の高耐圧半導
体装置に関するものである。
従来の技術
近年において、高耐圧大電力用のトランジスタの需要が
増加する中で、特に高性能高信頼性の優れたトランジス
タが望まれて来た。
増加する中で、特に高性能高信頼性の優れたトランジス
タが望まれて来た。
一般的には、高耐圧、たとえば８００■、１０００■以
上のトランジスタは、低濃度のシリコン基板上に、空乏
層を広げるための、フィールドリミティングリングや、
空乏層が広がりやす＜シ、電位を安定させるための、フ
ィールドプレート等が設けられ、信頼性を考慮して、リ
ンネ鈍物がドープされたＰＳＧ膜等のパッシベーション
膜を設けている。
上のトランジスタは、低濃度のシリコン基板上に、空乏
層を広げるための、フィールドリミティングリングや、
空乏層が広がりやす＜シ、電位を安定させるための、フ
ィールドプレート等が設けられ、信頼性を考慮して、リ
ンネ鈍物がドープされたＰＳＧ膜等のパッシベーション
膜を設けている。
これを、高耐圧パワーＭＯ３ＦＥ’Ｉ’の代表的なもの
であるＤＳＡ （口１ｔｔｕｓｉｏｎ ５ｅｌｆ−八ｌ
ｉｇｎｍｅｎｔ ）構造のパワーＭＯ３ＦＥＴの構造例
について、添付図面の第５図の断面構造図を参照して説
明する。
であるＤＳＡ （口１ｔｔｕｓｉｏｎ ５ｅｌｆ−八ｌ
ｉｇｎｍｅｎｔ ）構造のパワーＭＯ３ＦＥＴの構造例
について、添付図面の第５図の断面構造図を参照して説
明する。
第５図は従来の縦形ＭＯ３ＦＥＴの断面構造例を示して
おり、この縦形ＭＯ３ＦＥＴは、二重拡散によりチャネ
ルを形成するもので、格子状のゲート多結晶シリコン電
極１６に囲まれた同一の拡散窓によりチャネル領域形成
の不純物拡散（Ｐ型半導体層１３）とソース領域形式の
不純物拡散（ｎ＋型型溝導体層１４をふこなっているの
が特徴である。チャネル長はＰ型半導体層１３とｎ＋型
型溝導体層１４拡散の深さの差で決まっているので数ミ
クロン以下の極めて短いチャネル領域を形成できる。ソ
ース電極はｎ４’型半導体層１４のソース領域とチャネ
ル領域を形成するＰ型半導体層１３と接しているＰ＋型
半導体層１３ａと双方にＡｌ膜８ａにてオーミック接続
されている。
おり、この縦形ＭＯ３ＦＥＴは、二重拡散によりチャネ
ルを形成するもので、格子状のゲート多結晶シリコン電
極１６に囲まれた同一の拡散窓によりチャネル領域形成
の不純物拡散（Ｐ型半導体層１３）とソース領域形式の
不純物拡散（ｎ＋型型溝導体層１４をふこなっているの
が特徴である。チャネル長はＰ型半導体層１３とｎ＋型
型溝導体層１４拡散の深さの差で決まっているので数ミ
クロン以下の極めて短いチャネル領域を形成できる。ソ
ース電極はｎ４’型半導体層１４のソース領域とチャネ
ル領域を形成するＰ型半導体層１３と接しているＰ＋型
半導体層１３ａと双方にＡｌ膜８ａにてオーミック接続
されている。
ｎ“型半導体基板１１とｎ型エピタキシャル層１２がド
レイン領域であり、ｎオンｎ″構造となっている。ドレ
イン電極１９はチップ裏面に形成されており、ゲート・
ソース間に正の電圧を加えてチ゛ャネルをオンさせると
、電流は基板より縦方向に流れ、チャネルを通ってソー
スに流れ込む。これがいわゆる縦形ＭＯ３ＦＥＴと言わ
れるゆえんである。この従来の縦形ＭＯ３ＦＥＴでは、
ｎ型エピタキシャル層１２には空乏層を広げるためのフ
ィールドリミティングリングを構成する逆導電型のＰ＋
半導体層１３ｃ、１３ｄが形成されており、Ｐ＋型半導
体層１３ｂとＰ“型半導体層１３ｃとの間、Ｐ＋型半導
体層１３ＣとＰ＋型半導体層１３ａとの間及びＰ゛型型
溝導体層１３ｄら外方には、シリコン酸化膜であり絶縁
膜１５Ｃが設けられ、これら絶縁膜１５ｃの上に、パッ
シベーション膜としてのＰＳＧ膜１５ｅが設けられてい
る。更に、この従来の縦形ＭＯ３ＦＥＴは、ソースＡＩ
電極１８ａ、及びＡＩＩＶイ−ルプレー）１８ｃ、１８
ｄを設けてなっている。
レイン領域であり、ｎオンｎ″構造となっている。ドレ
イン電極１９はチップ裏面に形成されており、ゲート・
ソース間に正の電圧を加えてチ゛ャネルをオンさせると
、電流は基板より縦方向に流れ、チャネルを通ってソー
スに流れ込む。これがいわゆる縦形ＭＯ３ＦＥＴと言わ
れるゆえんである。この従来の縦形ＭＯ３ＦＥＴでは、
ｎ型エピタキシャル層１２には空乏層を広げるためのフ
ィールドリミティングリングを構成する逆導電型のＰ＋
半導体層１３ｃ、１３ｄが形成されており、Ｐ＋型半導
体層１３ｂとＰ“型半導体層１３ｃとの間、Ｐ＋型半導
体層１３ＣとＰ＋型半導体層１３ａとの間及びＰ゛型型
溝導体層１３ｄら外方には、シリコン酸化膜であり絶縁
膜１５Ｃが設けられ、これら絶縁膜１５ｃの上に、パッ
シベーション膜としてのＰＳＧ膜１５ｅが設けられてい
る。更に、この従来の縦形ＭＯ３ＦＥＴは、ソースＡＩ
電極１８ａ、及びＡＩＩＶイ−ルプレー）１８ｃ、１８
ｄを設けてなっている。
発明が解決しようとする問題点
一般に前述したような半導体装置においては、高耐圧素
子とするため、ｌ Ｑ”ａｔｏｍｓ ／ｃｎｆ以下の低
濃度のシリコン基板を用いるので、半導体装置表面が周
囲を取り巻くおのおのの諸条件によって、変化しやすく
、特に水分、Ｎａイオン、重金属イオン、あるいは樹脂
モールド封止等による汚れによって、バイポーラ型トラ
ンジスタではベース・コレクタ間電圧ＶＣＢＱ ＳＭ
ＯＳ型トランジスタにおいてはソース・ドレイン間電圧
Ｖ ｎ ｓ ｓ 等の劣化が生じ、素子特性を損ねてし
まう。
子とするため、ｌ Ｑ”ａｔｏｍｓ ／ｃｎｆ以下の低
濃度のシリコン基板を用いるので、半導体装置表面が周
囲を取り巻くおのおのの諸条件によって、変化しやすく
、特に水分、Ｎａイオン、重金属イオン、あるいは樹脂
モールド封止等による汚れによって、バイポーラ型トラ
ンジスタではベース・コレクタ間電圧ＶＣＢＱ ＳＭ
ＯＳ型トランジスタにおいてはソース・ドレイン間電圧
Ｖ ｎ ｓ ｓ 等の劣化が生じ、素子特性を損ねてし
まう。
つまり従来のＰＳＧ膜中のリンネ鈍物は重金属ナトリウ
ムイオンをトラップさせる効果は絶大だが、特に水分に
対する吸湿性が極めて大きく、８００■以上の高耐圧を
必要とするトランジスタにおいては、特に高温逆バイア
ス試験、等で耐圧の劣化が生じていた。
ムイオンをトラップさせる効果は絶大だが、特に水分に
対する吸湿性が極めて大きく、８００■以上の高耐圧を
必要とするトランジスタにおいては、特に高温逆バイア
ス試験、等で耐圧の劣化が生じていた。
本発明の目的は、前述したような従来の問題点を解消し
、耐圧特性等の素子特性の劣化のない信頼性の高い高耐
圧半導体装置を提供することである。
、耐圧特性等の素子特性の劣化のない信頼性の高い高耐
圧半導体装置を提供することである。
問題点を解決するための手段
本発明の１つの特徴による高耐圧半導体装置では、一導
電型の半導体基体に該半導体基体とは逆導電型の第１半
導体層が設けられ、前記半導体基体上には、前記第１半
導体層と前記半導体基体との境界部上に一部重なるよう
にして前記第１半導体層から外方へ延びる第１絶縁膜が
設けられ、該第１絶縁膜上に不純物がドープされていな
い半導体膜が設けられている。
電型の半導体基体に該半導体基体とは逆導電型の第１半
導体層が設けられ、前記半導体基体上には、前記第１半
導体層と前記半導体基体との境界部上に一部重なるよう
にして前記第１半導体層から外方へ延びる第１絶縁膜が
設けられ、該第１絶縁膜上に不純物がドープされていな
い半導体膜が設けられている。
本発明の別の特徴による高耐圧半導体装置では、一導電
型の半導体基体に、該半導体基体とは逆導電型の第１半
導体層及び該第１半導体層の周囲に所定間隔を置いてリ
ング状で前記第１半導体層と同じ導電型の少なくとも１
つの第２半導体層が設けられ、前記半導体基体上には、
前記第１半導体層と前記半導体基体との境界部上及び前
記第２半導体層と前記半導体基体との境界部上に一部重
なるようにして且つそれらの間に延び、また、前記第２
半導体層と前記半導体基体との境界部上に一部重なるよ
うにして前記第２半導体層から外方へ延びる第１絶縁膜
が設けられ、該第１絶縁膜上に不純物がドープされてい
ない半導体膜が設けられ、前記第１半導体層と前記第２
半導体層とから延びる金属膜が第２絶縁膜を介して前記
半導体膜上に一部重なるように位置する。
型の半導体基体に、該半導体基体とは逆導電型の第１半
導体層及び該第１半導体層の周囲に所定間隔を置いてリ
ング状で前記第１半導体層と同じ導電型の少なくとも１
つの第２半導体層が設けられ、前記半導体基体上には、
前記第１半導体層と前記半導体基体との境界部上及び前
記第２半導体層と前記半導体基体との境界部上に一部重
なるようにして且つそれらの間に延び、また、前記第２
半導体層と前記半導体基体との境界部上に一部重なるよ
うにして前記第２半導体層から外方へ延びる第１絶縁膜
が設けられ、該第１絶縁膜上に不純物がドープされてい
ない半導体膜が設けられ、前記第１半導体層と前記第２
半導体層とから延びる金属膜が第２絶縁膜を介して前記
半導体膜上に一部重なるように位置する。
実施例
次に、添付図面の第１図から第４図に基づいて本発明の
実施例について本発明をより詳細に説明する。
実施例について本発明をより詳細に説明する。
第１図（Ａ）から（Ｆ）は、本発明による一実施例とし
てのＤＳＡ−ＭＯＳＦＥＴの製造工程を示す断面図であ
る。
てのＤＳＡ−ＭＯＳＦＥＴの製造工程を示す断面図であ
る。
第１図（Ａ）に示すように、このＤＳＡ−ＭＯＳＦＥＴ
を作るには、先ず、ｎ＋型半導体基板１上にｎ型エピタ
キシャル層２を例えば比抵抗４０〜６０Ωｃｍ。
を作るには、先ず、ｎ＋型半導体基板１上にｎ型エピタ
キシャル層２を例えば比抵抗４０〜６０Ωｃｍ。
厚み８０〜１００μｍ形成後、表面にシリコン酸化膜５
ａとＰ＋型半導体層をたとえば１５μｍ程度の深さに形
成する。このＰ“型半導体層は、ゲート多結晶シリコン
開口部に位置するセル内に位置するＰ＋型半導体層３ａ
と、該セル集積部の周囲に位置しソース電極と電気的に
接しているＰ“型半導体層３ｂと、ソース・ドレイン間
耐圧（Ｖｏｓｓ） が大きく得られるためにＰ＋型半導
体層３ｂからの空乏層が広がりやすくし該Ｐ“型半導体
層３ｂの周囲にリング状に位置するフィールドリミティ
ングリングと呼ばれているＰ゛型型半体体層３ｃ３ｄと
からなり、これらは同じ拡散工程にて形成される。
ａとＰ＋型半導体層をたとえば１５μｍ程度の深さに形
成する。このＰ“型半導体層は、ゲート多結晶シリコン
開口部に位置するセル内に位置するＰ＋型半導体層３ａ
と、該セル集積部の周囲に位置しソース電極と電気的に
接しているＰ“型半導体層３ｂと、ソース・ドレイン間
耐圧（Ｖｏｓｓ） が大きく得られるためにＰ＋型半導
体層３ｂからの空乏層が広がりやすくし該Ｐ“型半導体
層３ｂの周囲にリング状に位置するフィールドリミティ
ングリングと呼ばれているＰ゛型型半体体層３ｃ３ｄと
からなり、これらは同じ拡散工程にて形成される。
その後、第１図（Ｂ）に示すように、約８０００人程度
のフィールド用シリコン酸化膜５ｂをフィールドリミテ
ィングリング（Ｐ” 型半導体層３ＣＮ３ｄ）上に形成
し、続いて、ゲート酸化膜５ｃを約１０００人形成する
。
のフィールド用シリコン酸化膜５ｂをフィールドリミテ
ィングリング（Ｐ” 型半導体層３ＣＮ３ｄ）上に形成
し、続いて、ゲート酸化膜５ｃを約１０００人形成する
。
次に第１図（Ｃ）に示すように、不純物をドープされて
ない多結晶シリコン６ａをた・とえば４０００Ａ程堆積
後選択的にバターニングする。
ない多結晶シリコン６ａをた・とえば４０００Ａ程堆積
後選択的にバターニングする。
この際、多結晶シリコン６ａは、ゲート電極部とＰ゛型
型半体体層３ｂ上らＰ′″型半型体導体層３ｃィールド
リミテイングリング上を被いチップ先端に至るまで形成
する。
型半体体層３ｂ上らＰ′″型半型体導体層３ｃィールド
リミテイングリング上を被いチップ先端に至るまで形成
する。
続いて、第１図（Ｄ）に示すよぢに、フォトエツチング
技術にて選択的にフィールドリミティングリング上の多
結晶シリコン６ａ上にフォトレジスト膜７を残し、ゲー
ト電極用多結晶シリコンパターンをマスクにイオン注入
を施し、チャネル領域のＰ型半導体層４を自己整合的に
形成する。この際、前記多結晶シリコン６ａに、ゲート
保護ダイオードのＰ不純物を同時にイオン注入しＰ型子
結晶シリコン６ｂを形成する。
技術にて選択的にフィールドリミティングリング上の多
結晶シリコン６ａ上にフォトレジスト膜７を残し、ゲー
ト電極用多結晶シリコンパターンをマスクにイオン注入
を施し、チャネル領域のＰ型半導体層４を自己整合的に
形成する。この際、前記多結晶シリコン６ａに、ゲート
保護ダイオードのＰ不純物を同時にイオン注入しＰ型子
結晶シリコン６ｂを形成する。
次に、第１図（Ｅ）に示すように、再びフォトエツチン
グ技術を用いてフィールドリミテイングリングとゲート
保護ダイオード用の上の多結晶シリコンをフォトレジス
トにて選択的に被いイオン注入にてソースｎ＋型半導体
層８とｎ＋＋多結晶シリコン６ｃを形成後、ＣＶＤ法に
て不純物を含まないＣｖＤ−８１０２膜５ｄを約３００
ＯＡと高濃度リンを含んだＰＳＧ膜５ｅを約５００ＯＡ
形成する。
グ技術を用いてフィールドリミテイングリングとゲート
保護ダイオード用の上の多結晶シリコンをフォトレジス
トにて選択的に被いイオン注入にてソースｎ＋型半導体
層８とｎ＋＋多結晶シリコン６ｃを形成後、ＣＶＤ法に
て不純物を含まないＣｖＤ−８１０２膜５ｄを約３００
ＯＡと高濃度リンを含んだＰＳＧ膜５ｅを約５００ＯＡ
形成する。
その後、第１図（Ｆ）に示すよ°うに、各種熱処理を施
した後に、コンタクトホールを開口し、ソース＋電圧８
ａとゲー）Ａｌ電極８ｂとを形成し、且つ、半導体基板
１に裏面電極膜９を形成して、ＤＳＡ−ＭＯＳＦＥＴを
完成する。
した後に、コンタクトホールを開口し、ソース＋電圧８
ａとゲー）Ａｌ電極８ｂとを形成し、且つ、半導体基板
１に裏面電極膜９を形成して、ＤＳＡ−ＭＯＳＦＥＴを
完成する。
このような製造工程によれば、ゲート電極材料で用いら
れている半導体不純物イオンを含まない多結晶シリコン
を用いているため、同一プロセス工程にてゲート保護用
ダイオードと呼ばれ、極めて薄いゲート絶縁膜を静電気
破壊から防止するため、多結晶シリコン中にＰ型子結晶
シリコン６ｂ（チャネルＰ型半導体層形成時）とｎ＋型
型詰結晶シリコン６Ｃソースｎ＋型半導体層形成時）を
形成することにより、多結晶シリコンダイオードを形成
することができ、しかもこの際、フィールドリミティン
グリング上の多結晶シリコン６ａは、不純物イオンが注
入されていないように、フォトレジストにて被うことに
よって、不純物を含まない高抵抗で、強力なパシベーシ
ョン膜とすることができる。
れている半導体不純物イオンを含まない多結晶シリコン
を用いているため、同一プロセス工程にてゲート保護用
ダイオードと呼ばれ、極めて薄いゲート絶縁膜を静電気
破壊から防止するため、多結晶シリコン中にＰ型子結晶
シリコン６ｂ（チャネルＰ型半導体層形成時）とｎ＋型
型詰結晶シリコン６Ｃソースｎ＋型半導体層形成時）を
形成することにより、多結晶シリコンダイオードを形成
することができ、しかもこの際、フィールドリミティン
グリング上の多結晶シリコン６ａは、不純物イオンが注
入されていないように、フォトレジストにて被うことに
よって、不純物を含まない高抵抗で、強力なパシベーシ
ョン膜とすることができる。
特に高耐圧ＭＯ５型半導体装置においては、セル集積部
の周辺構造が、周囲の条件にいかに影響されずに、初期
特性を保てるかが最大Φポイントであり、信頼性の優れ
た素子を得るため、本発明の前述した構造では、ナトリ
ウムイオンや、重金属イオンは従来のＰＳＧ膜５ｅにて
トラツプし、該ＰＳＧ膜５ｅを通過して来る上記イオン
をはじめ、特に水分等は高抵抗を持つ、半導体不純物を
含まない多結晶シリコン膜６ａにて完全にしゃ断できる
ものとなっている。特にフィールド領域に存在する厚い
シリコン酸化膜５ｂと前記ｎ型エピタキシャル層２との
界面での汚染を防止できるため、ソース・ドレイン間に
てリーク電流（Ｉｎ５ｓ ）の少ない高耐圧素子とする
ことができる。本発明によるこの実施例では、初期値１
２００Ｖのソース・ドレイン間耐圧が得られた。
の周辺構造が、周囲の条件にいかに影響されずに、初期
特性を保てるかが最大Φポイントであり、信頼性の優れ
た素子を得るため、本発明の前述した構造では、ナトリ
ウムイオンや、重金属イオンは従来のＰＳＧ膜５ｅにて
トラツプし、該ＰＳＧ膜５ｅを通過して来る上記イオン
をはじめ、特に水分等は高抵抗を持つ、半導体不純物を
含まない多結晶シリコン膜６ａにて完全にしゃ断できる
ものとなっている。特にフィールド領域に存在する厚い
シリコン酸化膜５ｂと前記ｎ型エピタキシャル層２との
界面での汚染を防止できるため、ソース・ドレイン間に
てリーク電流（Ｉｎ５ｓ ）の少ない高耐圧素子とする
ことができる。本発明によるこの実施例では、初期値１
２００Ｖのソース・ドレイン間耐圧が得られた。
第４図は、従来構造の素子と、本発明によって試作した
素子の高温逆バイアス試験における、ソース・ドレイン
間耐圧の信頼性試験の様子を示す。
素子の高温逆バイアス試験における、ソース・ドレイン
間耐圧の信頼性試験の様子を示す。
この試験は、２５℃にてゲー）−１０Ｖ、ソース＋電圧
で行なわれた。
で行なわれた。
第４図のデータから、高耐圧ＭＯ３ＦＥＴをはじめとす
る、高耐圧半導体装置は、従来のＰＳＧ膜や、フィール
ドプレートの工夫だけでは、充分でなく、本発明による
素子が、いかに優れてい°るかがわかる。
る、高耐圧半導体装置は、従来のＰＳＧ膜や、フィール
ドプレートの工夫だけでは、充分でなく、本発明による
素子が、いかに優れてい°るかがわかる。
第２図は、本発明による別の実施例のＤＳＡ−ＭＯＳＦ
ＥＴの断面構造を示す第１図（Ｆ）と同様の図である。
ＥＴの断面構造を示す第１図（Ｆ）と同様の図である。
この第２図のＤＳＡ −ＭＯＳＦＥＴは、第１図のもの
と次の点においてのみ異なっている。すなわち、第２図
の実施例では、フィールドリミティングリング３ｃ、３
ｄ上の不純物を含まない多結晶シリコン６ａを選択的に
パターニングし、Ｐ＋型半導体層３ｂと、Ｐ＋型半導体
層（フィールドリミティングリング）３Ｃ，３ｄから、
Ａｌ膜のフィールドプレート８ｃ、８ｄを設けることに
より、空乏層の広がりを向上させ、電位の安定を図って
いる。不純物を含まない多結晶シリコンパターン６ａは
、Ｐ＋型半導体層３ｂから形成されているＡｌの第１フ
イールドプレート８ａから、Ｐ＋型半導体層３ｃのフィ
ールドリミティングリング上に設けられているＡＡの第
２フイールドプレー）８ｃに至るまで形成されているた
め、高耐圧半導体装置の重要なポイントであるセル集積
部（ＭＯＳ型において）を取り囲む周辺構造を、Ａｌ膜
のフィールドプレートと不純物を含まない多結晶シリコ
ンパターンにて被うことができる。
と次の点においてのみ異なっている。すなわち、第２図
の実施例では、フィールドリミティングリング３ｃ、３
ｄ上の不純物を含まない多結晶シリコン６ａを選択的に
パターニングし、Ｐ＋型半導体層３ｂと、Ｐ＋型半導体
層（フィールドリミティングリング）３Ｃ，３ｄから、
Ａｌ膜のフィールドプレート８ｃ、８ｄを設けることに
より、空乏層の広がりを向上させ、電位の安定を図って
いる。不純物を含まない多結晶シリコンパターン６ａは
、Ｐ＋型半導体層３ｂから形成されているＡｌの第１フ
イールドプレート８ａから、Ｐ＋型半導体層３ｃのフィ
ールドリミティングリング上に設けられているＡＡの第
２フイールドプレー）８ｃに至るまで形成されているた
め、高耐圧半導体装置の重要なポイントであるセル集積
部（ＭＯＳ型において）を取り囲む周辺構造を、Ａｌ膜
のフィールドプレートと不純物を含まない多結晶シリコ
ンパターンにて被うことができる。
第３図は、本発明の更に別の実施例のＤＳＡ−ＭＯＳＦ
ＥＴの断面構造を示す第２図と同様の図である。この第
３図のＤＳＡ−ＭＯＳＦＥＴは、第２図のものと次の点
において異なっている。すなわち、ＡＩ！膜フィールド
プレート８ａ１８Ｃ及び８ｄは、その下の絶縁膜５ｅ、
５ｄに形成した開口部１０を通して多結晶シリコン膜６
ａに接触させられており、こうすることによって、フィ
ールドプレート効果がより高められるようにされている
。
ＥＴの断面構造を示す第２図と同様の図である。この第
３図のＤＳＡ−ＭＯＳＦＥＴは、第２図のものと次の点
において異なっている。すなわち、ＡＩ！膜フィールド
プレート８ａ１８Ｃ及び８ｄは、その下の絶縁膜５ｅ、
５ｄに形成した開口部１０を通して多結晶シリコン膜６
ａに接触させられており、こうすることによって、フィ
ールドプレート効果がより高められるようにされている
。
また、本発明では、Ｐ＋型半導体層３ｂからＰ＋型半導
体層３Ｃの途中まで、不純物が含まない多結晶シリコン
としてもよい。
体層３Ｃの途中まで、不純物が含まない多結晶シリコン
としてもよい。
尚、前述した実施例において、半導体不純物を含まない
多結晶シリコンとは、全く不純物を含まないものはもち
ろんのこと、例えば、微量のｎ−型不純物やＰ−型不純
物が、前記多結晶シリコンを堆積する際に混入してもか
まわない。すなわち、本発明の実施例における不純物を
含まない多結晶シリコン６ａとは、Ｐ＋型半導体層３ｂ
とＰ＋型半導体層３Ｃ１さらに絶縁膜を介して位置する
多結晶シリコン６ａが導電性を増し、Ｍ ＯＡ動作ある
いはこれに近い動作をおこなって、最適なシリコンウェ
ハー濃度、厚さ、フィールドリミティングリングを満足
しているにもかかわらず、正規の耐圧が得られないとい
う現象が生じない程度の、例えば、数キロオームあるい
は数ミグオーム以上のシート抵抗を持つ多結晶シリコン
であれば良い。
多結晶シリコンとは、全く不純物を含まないものはもち
ろんのこと、例えば、微量のｎ−型不純物やＰ−型不純
物が、前記多結晶シリコンを堆積する際に混入してもか
まわない。すなわち、本発明の実施例における不純物を
含まない多結晶シリコン６ａとは、Ｐ＋型半導体層３ｂ
とＰ＋型半導体層３Ｃ１さらに絶縁膜を介して位置する
多結晶シリコン６ａが導電性を増し、Ｍ ＯＡ動作ある
いはこれに近い動作をおこなって、最適なシリコンウェ
ハー濃度、厚さ、フィールドリミティングリングを満足
しているにもかかわらず、正規の耐圧が得られないとい
う現象が生じない程度の、例えば、数キロオームあるい
は数ミグオーム以上のシート抵抗を持つ多結晶シリコン
であれば良い。
又、前述の実施例では、フィールドシリコン酸化膜上に
不純物を含まない多結晶シリコンを用いたが、これに代
わるものとして非晶質シリコン膜でもよい。
不純物を含まない多結晶シリコンを用いたが、これに代
わるものとして非晶質シリコン膜でもよい。
特に非晶質シリコンに不純物ドープの無い場合デポジシ
ョン工程において、極低濃度のｎ−型の非晶質シリコン
が形成されるため、これまた極めて低濃度のＰ−型不純
物を混入させることによってｌＯＩ′〜１０１０１２ａ
ｔＯ／Ｃ［ＩＩ以下の極めて低濃度の非晶質シリコンが
可能である。よって非晶質シリコンは、特に２００〜３
００℃程度のプラズマ雰囲気中にてデポジションするこ
とから、あらかじめ、たとえばＭＯ３型半導体装置にお
いては、シャロー−ジャンクシＥｌ ７ （Ｓｈａｌｌ
ｏｗ Ｊｕｎｃｔｉｏｎ ）を必要とするチャネル長等
を形成した後、フィールドシリコン酸化膜中にパッシベ
ーション膜として用いることが可能であるばかりかＡ１
電極上においても、たとえば、ポリイミド樹脂や、プラ
ズマ酸化膜や、プラズマ酸化膜等の極めて低温プロセス
が可能な絶縁膜と併せてパシベーション膜あるいは、多
層配線の層間絶縁膜として用いられる。
ョン工程において、極低濃度のｎ−型の非晶質シリコン
が形成されるため、これまた極めて低濃度のＰ−型不純
物を混入させることによってｌＯＩ′〜１０１０１２ａ
ｔＯ／Ｃ［ＩＩ以下の極めて低濃度の非晶質シリコンが
可能である。よって非晶質シリコンは、特に２００〜３
００℃程度のプラズマ雰囲気中にてデポジションするこ
とから、あらかじめ、たとえばＭＯ３型半導体装置にお
いては、シャロー−ジャンクシＥｌ ７ （Ｓｈａｌｌ
ｏｗ Ｊｕｎｃｔｉｏｎ ）を必要とするチャネル長等
を形成した後、フィールドシリコン酸化膜中にパッシベ
ーション膜として用いることが可能であるばかりかＡ１
電極上においても、たとえば、ポリイミド樹脂や、プラ
ズマ酸化膜や、プラズマ酸化膜等の極めて低温プロセス
が可能な絶縁膜と併せてパシベーション膜あるいは、多
層配線の層間絶縁膜として用いられる。
また、前述の実施例は、ＭＯ３型半導体装置ではあった
が、本発明は、これに限らず、バイポーラ型半導体装置
ある゛いはダイオード等地の高耐圧。
が、本発明は、これに限らず、バイポーラ型半導体装置
ある゛いはダイオード等地の高耐圧。
半導体装置にも応用可能である。又、本発明は、低耐圧
用半導体装置に用いても良い。本発明の前述の実施例に
おいて、半導体型であるＰとｎは逆にしても良い。
用半導体装置に用いても良い。本発明の前述の実施例に
おいて、半導体型であるＰとｎは逆にしても良い。
発明の効果
前述したように、本発明の高耐圧半導体装置では、セル
集積部の周辺構造が、不純物がドープされていない半導
体膜で被われているので、通常のＰＳＧ膜等の絶縁膜を
通過してしまうようなナトリウムイオン、重金属イオン
をはじめ、特に水分等をも完全にしゃ断できるので、高
耐圧特性等の素子特性の劣化を完全に防止でき、より信
頼性の高い素子とすることができる。
集積部の周辺構造が、不純物がドープされていない半導
体膜で被われているので、通常のＰＳＧ膜等の絶縁膜を
通過してしまうようなナトリウムイオン、重金属イオン
をはじめ、特に水分等をも完全にしゃ断できるので、高
耐圧特性等の素子特性の劣化を完全に防止でき、より信
頼性の高い素子とすることができる。
また、本発明の前述したようなＭＯ３型半導体装置の製
造工程によれば、不純がドープされていない半導体膜を
形成するために付与する多結晶シリコン膜を利用するこ
とにより、フォトエツチングプロセス工程を増すことな
く、ゲート絶縁膜破壊を防止するゲート保護ダイオード
を同時に形成できるので、取扱い注意の不要な生産性コ
ストの低い素子を提供できる。
造工程によれば、不純がドープされていない半導体膜を
形成するために付与する多結晶シリコン膜を利用するこ
とにより、フォトエツチングプロセス工程を増すことな
く、ゲート絶縁膜破壊を防止するゲート保護ダイオード
を同時に形成できるので、取扱い注意の不要な生産性コ
ストの低い素子を提供できる。
第１図（Ａ）から（Ｆ）は、本発明による一実施例とし
てのＤＳＡ−ＭＯＳＦＥＴの製造工程を示す断面図、第
２図は本発明の別の実施例のＤＳＡ−ＭＯＳＦＥＴの構
造を示す断面図、第３図は本発明の更に別の実施例のＤ
ＳＡ−ＭＯＳＦＥＴの構造を示す断面図、第４図は従来
構造の素子と本発明によって試作した素子の高温逆バイ
アス試験におけるソース・ドレイン間耐圧の信頼性試験
の結果を示す図、第５図は従来の縦形ＭＯ３ＦＥＴの断
面構造例を示す図である。 １・・・・・・ｎ＋＋半導体基板、２・・・・・・ｎ型
エピタキシャル層、３ａ、３ｂ、３ｃ、３ｄ・・・・・
・Ｐ＋型半導体層、４・・・・・・Ｐ型半導体層、５ｂ
・・・・・・フィールド用シリコン酸化膜、５ｃ・・・
・・・ゲート酸化膜、６ａ・・・・・・不純物をドープ
されていない多結晶シリコン、６ｂ・・・・・・Ｐ型子
Ｍ晶シリコン、６ｃ・・・・・・ｎ＋型型詰結晶シリコ
ン７・・・・・・フォトレジスト膜、８・・・・・・ソ
ースｎ＋型半導体層、８ａ・・・・・・ソース／ｌ電極
、８ｂ・・・・・・ゲー）ＡＩ電極、８ｃ１８ｄ・・・
・・・Ａ１フィールドプレート、９・・・・・・裏面電
極膜、１０・・・・・・開口部。 第４図 時間（Ｈ）
てのＤＳＡ−ＭＯＳＦＥＴの製造工程を示す断面図、第
２図は本発明の別の実施例のＤＳＡ−ＭＯＳＦＥＴの構
造を示す断面図、第３図は本発明の更に別の実施例のＤ
ＳＡ−ＭＯＳＦＥＴの構造を示す断面図、第４図は従来
構造の素子と本発明によって試作した素子の高温逆バイ
アス試験におけるソース・ドレイン間耐圧の信頼性試験
の結果を示す図、第５図は従来の縦形ＭＯ３ＦＥＴの断
面構造例を示す図である。 １・・・・・・ｎ＋＋半導体基板、２・・・・・・ｎ型
エピタキシャル層、３ａ、３ｂ、３ｃ、３ｄ・・・・・
・Ｐ＋型半導体層、４・・・・・・Ｐ型半導体層、５ｂ
・・・・・・フィールド用シリコン酸化膜、５ｃ・・・
・・・ゲート酸化膜、６ａ・・・・・・不純物をドープ
されていない多結晶シリコン、６ｂ・・・・・・Ｐ型子
Ｍ晶シリコン、６ｃ・・・・・・ｎ＋型型詰結晶シリコ
ン７・・・・・・フォトレジスト膜、８・・・・・・ソ
ースｎ＋型半導体層、８ａ・・・・・・ソース／ｌ電極
、８ｂ・・・・・・ゲー）ＡＩ電極、８ｃ１８ｄ・・・
・・・Ａ１フィールドプレート、９・・・・・・裏面電
極膜、１０・・・・・・開口部。 第４図 時間（Ｈ）
Claims (7)
- （１）一導電型の半導体基体に該半導体基体とは逆導電
型の第１半導体層が設けられ、前記半導体基体上には、
前記第１半導体層と前記半導体基体との境界部上に一部
重なるようにして前記第１半導体層から外方へ延びる第
１絶縁膜が設けられ、該第１絶縁膜上に不純物がドープ
されていない半導体膜が設けられていることを特徴とす
る高耐圧半導体装置。 - （２）前記半導体膜は、多結晶シリコンで形成されてい
る特許請求の範囲第（１）項記載の高耐圧半導体装置。 - （３）前記半導体膜は、非晶質シリコンで形成されてい
る特許請求の範囲第（１）項記載の高耐圧半導体装置。 - （４）一導電型の半導体基体に、該半導体基体とは逆導
電型の第１半導体層及び該第１半導体層の周囲に所定間
隔を置いてリング状で前記第１半導体層と同じ導電型の
少なくとも１つの第２半導体層が設けられ、前記半導体
基体上には、前記第１半導体層と前記半導体基体との境
界部上及び前記第２半導体層と前記半導体基体との境界
部上に一部重なるようにして且つそれらの間に延び、ま
た、前記第２半導体層と前記半導体基体との境界部上に
一部重なるようにして前記第２半導体層から外方へ延び
る第１絶縁膜が設けられ、該第１絶縁膜上に不純物がド
ープされていない半導体膜が設けられ、前記第１半導体
層と前記第２半導体層とから延びる金属膜が第２絶縁膜
を介して前記半導体膜上に一部重なるように位置するこ
とを特徴とする高耐圧半導体装置。 - （５）前記第１半導体層から延びる金属膜と前記第１半
導体層と前記第２半導体層との間に延びる前記半導体膜
の部分とは、前記第２絶縁膜の部分に形成された開口部
を通して接触しており、前記第２半導体層から延びる金
属膜と前記第２半導体層から外方へ延びる前記半導体膜
の部分とは前記第２絶縁膜の部分に形成された開口部を
通して接触している特許請求の範囲第（４）項記載の高
耐圧半導体装置。 - （６）前記半導体膜は、多結晶シリコンで形成されてい
る特許請求の範囲第（４）項又は第（５）項記載の高耐
圧半導体装置。 - （７）前記半導体膜は、非晶質シリコンで形成されてい
る特許請求の範囲第（４）項又は第（５）項記載の高耐
圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116077A JPS61274366A (ja) | 1985-05-29 | 1985-05-29 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116077A JPS61274366A (ja) | 1985-05-29 | 1985-05-29 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274366A true JPS61274366A (ja) | 1986-12-04 |
Family
ID=14678138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60116077A Pending JPS61274366A (ja) | 1985-05-29 | 1985-05-29 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274366A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127540A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| JPH07193241A (ja) * | 1990-12-21 | 1995-07-28 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
| JP2005286328A (ja) * | 2004-03-26 | 2005-10-13 | Siliconix Inc | トレンチｍｉｓデバイスの終端領域の作製プロセスおよび、ｍｉｓデバイスを含む半導体ダイとその形成方法 |
| JP2006310508A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2007281515A (ja) * | 1994-08-15 | 2007-10-25 | Siliconix Inc | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
| JP2009124169A (ja) * | 2009-02-02 | 2009-06-04 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-05-29 JP JP60116077A patent/JPS61274366A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127540A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| JPH07193241A (ja) * | 1990-12-21 | 1995-07-28 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
| JP2007281515A (ja) * | 1994-08-15 | 2007-10-25 | Siliconix Inc | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
| JP2005286328A (ja) * | 2004-03-26 | 2005-10-13 | Siliconix Inc | トレンチｍｉｓデバイスの終端領域の作製プロセスおよび、ｍｉｓデバイスを含む半導体ダイとその形成方法 |
| JP2006310508A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2009124169A (ja) * | 2009-02-02 | 2009-06-04 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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