JPS63102264A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
- Publication number
- JPS63102264A JPS63102264A JP61247438A JP24743886A JPS63102264A JP S63102264 A JPS63102264 A JP S63102264A JP 61247438 A JP61247438 A JP 61247438A JP 24743886 A JP24743886 A JP 24743886A JP S63102264 A JPS63102264 A JP S63102264A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- gate electrode
- gate
- film semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 239000010408 film Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 abstract description 11
- 238000009792 diffusion process Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 210000001217 buttock Anatomy 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、薄膜半導体装置の集積度を向上させる技術に
関するものである。
関するものである。
第７図は、従来の薄膜半導体装置の一例の断面図である
（例えばアイ イー イー イー トランザクションズ
オン エレクトロン デバイセスＩＥＥＥ ＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥＳ。
（例えばアイ イー イー イー トランザクションズ
オン エレクトロン デバイセスＩＥＥＥ ＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥＳ。
Ｖｏｌ ＥＤ−３２，Ｎｏ、２ ｐ２５８〜２８１に
記′Ｍｔ、）。
記′Ｍｔ、）。
第７図の装置においては、絶縁基板１の上に薄膜半導体
領域２が形成されており、その薄膜半導体領域２内にソ
ース領域５、ドレイン領域６及びチャネル形成領域７が
設けられており、またチャネル形成領域７の上には、ゲ
ート絶縁膜３を介してゲート電極４が設けられている。
領域２が形成されており、その薄膜半導体領域２内にソ
ース領域５、ドレイン領域６及びチャネル形成領域７が
設けられており、またチャネル形成領域７の上には、ゲ
ート絶縁膜３を介してゲート電極４が設けられている。
また、８はソース電極、９はドレイン電極、ＩＯは層間
絶縁膜である。
絶縁膜である。
なお、第７図の従来例においては、薄膜半導体領域とし
てポリシリコン薄膜を用いた例を示しているが、その他
レーザアニール等によって再結晶化された単結晶薄膜や
アモルファスシリコン薄膜等を用いることも出来る。
てポリシリコン薄膜を用いた例を示しているが、その他
レーザアニール等によって再結晶化された単結晶薄膜や
アモルファスシリコン薄膜等を用いることも出来る。
上記のごとき従来の薄膜半導体装置においては、チャネ
ル形成領域７が電位的にフローティングの状態にあるた
め、通常のＭＯＳＦＥＴの基板電位に相当する電位が安
定せず、しかも第７図のような構造のトランジスタを単
純に積層化して集積度を向上させようとすると、上下の
トランジスタの電位が干渉してますますチャネル形成領
域の電位が不安定になり、そのためトランジスタ特性に
誤動作等の悪影響を及ぼすという問題があった。
ル形成領域７が電位的にフローティングの状態にあるた
め、通常のＭＯＳＦＥＴの基板電位に相当する電位が安
定せず、しかも第７図のような構造のトランジスタを単
純に積層化して集積度を向上させようとすると、上下の
トランジスタの電位が干渉してますますチャネル形成領
域の電位が不安定になり、そのためトランジスタ特性に
誤動作等の悪影響を及ぼすという問題があった。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、チャネル形成領域の電位を安定
化し、積層化を可能にした薄膜半導体装置を提供するこ
とを目的とするものである。
になされたものであり、チャネル形成領域の電位を安定
化し、積層化を可能にした薄膜半導体装置を提供するこ
とを目的とするものである。
上記の目的を達成するため、本発明においては、薄膜半
導体領域のチャネル形成領域の上下をそれぞれゲート電
極で挟むことにより、チャネル形成領域の電位を安定化
させるようにしている。
導体領域のチャネル形成領域の上下をそれぞれゲート電
極で挟むことにより、チャネル形成領域の電位を安定化
させるようにしている。
以下、詳細に説明する。
第１図は、本発明の原理説明図である。
第１図において、１１０は第１の薄膜半導体領域であり
、そのなかにはソース領域１１１、チャネル形成領域１
１２．ドレイン領域１１３が形成されている。
、そのなかにはソース領域１１１、チャネル形成領域１
１２．ドレイン領域１１３が形成されている。
また、第２の薄膜半導体領域１２０のなかにもソース領
域１２１、チャネル形成領域１２２、ドレイン領域１２
３が形成されている。
域１２１、チャネル形成領域１２２、ドレイン領域１２
３が形成されている。
そしてこれらの２つの薄膜半導体領域１１０と１２０と
は、ゲート絶縁膜を介して相互に積層されている。
は、ゲート絶縁膜を介して相互に積層されている。
また、上記の２つの薄膜半導体領域の間及びそれぞれの
外側には、第１のゲート電極１０５、第２のゲート電極
１０６及び第３のゲート電極１０７がそれぞれゲート絶
縁膜を介して形成されている。
外側には、第１のゲート電極１０５、第２のゲート電極
１０６及び第３のゲート電極１０７がそれぞれゲート絶
縁膜を介して形成されている。
従って、第１の薄膜半導体領域１１０のチャネル形成領
域１１２は第１のゲート電極１０５と第２のゲート電極
１０６とに挟まれており、又第２の薄膜半導体領域１２
０のチャネル形成領域１２２は第１のゲート電極１０５
と第３のゲート電極１０７とに挟まれている。
域１１２は第１のゲート電極１０５と第２のゲート電極
１０６とに挟まれており、又第２の薄膜半導体領域１２
０のチャネル形成領域１２２は第１のゲート電極１０５
と第３のゲート電極１０７とに挟まれている。
そして、第１の薄膜半導体領域１１０、第１のゲート電
極１０５．第２のゲート電極１０６、第１のゲート絶縁
膜１０１及び第３のゲート絶縁膜１０３によって第１の
ＭＯＳ）−ランジスタが構成され、又第２の薄膜半導体
領域１２０、第１のゲート電極１０５、第３のゲート電
極１０７、第２のゲート絶縁膜１０２及び第４のゲート
絶縁膜１０４で第２のＭＯＳトランジスタが構成されて
いる。
極１０５．第２のゲート電極１０６、第１のゲート絶縁
膜１０１及び第３のゲート絶縁膜１０３によって第１の
ＭＯＳ）−ランジスタが構成され、又第２の薄膜半導体
領域１２０、第１のゲート電極１０５、第３のゲート電
極１０７、第２のゲート絶縁膜１０２及び第４のゲート
絶縁膜１０４で第２のＭＯＳトランジスタが構成されて
いる。
なお、第１図において、第１の薄膜半導体領域１１０と
第２の薄膜半導体領域１２０との間に設けられているゲ
ート絶縁膜は、必要に応じてその一部を省略することが
出来る（例えば、後記第３図及び第４図の実施例に示す
ごとく、積層された二つのトランジスタを直列又は並列
に接続する場合等）。
第２の薄膜半導体領域１２０との間に設けられているゲ
ート絶縁膜は、必要に応じてその一部を省略することが
出来る（例えば、後記第３図及び第４図の実施例に示す
ごとく、積層された二つのトランジスタを直列又は並列
に接続する場合等）。
上記のように第１図の構成においては、第１のＭＯＳト
ランジスタと第２のＭＯＳトランジスタとのそれぞれの
チャネル形成領域１１２，１２２が、それぞれ上下２つ
のゲート電極１０５と１０６及び１０５と１０７とで挟
まれた構造になっているため、それぞれ一方のゲート電
極を固定電極としてチャネル形成領域の電位を安定化さ
せ、他方のゲート電極を信号入力電極として用いること
が可能であり、それによって積層された上下２つのＭＯ
Ｓトランジスタを独立に、他のトランジスタからの影響
を受けないで動作させることが可能である。
ランジスタと第２のＭＯＳトランジスタとのそれぞれの
チャネル形成領域１１２，１２２が、それぞれ上下２つ
のゲート電極１０５と１０６及び１０５と１０７とで挟
まれた構造になっているため、それぞれ一方のゲート電
極を固定電極としてチャネル形成領域の電位を安定化さ
せ、他方のゲート電極を信号入力電極として用いること
が可能であり、それによって積層された上下２つのＭＯ
Ｓトランジスタを独立に、他のトランジスタからの影響
を受けないで動作させることが可能である。
例えば、第１のゲート電極１０５をＧＮＤ （それぞれ
のＭＯＳトランジスタのソース電位）に固定することに
より、２つのトランジスタを相互に独立に動作させるこ
とが出来る。
のＭＯＳトランジスタのソース電位）に固定することに
より、２つのトランジスタを相互に独立に動作させるこ
とが出来る。
第２図は本発明の一実施例の断面図であり、（Ａ）は半
導体基板２１の上に本発明の薄膜半導体装置を形成した
場合、（Ｂ）は絶縁基板１の上に本発明の薄膜半導体装
置を形成した場合を例示している。
導体基板２１の上に本発明の薄膜半導体装置を形成した
場合、（Ｂ）は絶縁基板１の上に本発明の薄膜半導体装
置を形成した場合を例示している。
まず、（Ａ）の場合には、半導体基板２１の表面に第１
の薄膜半導体領域２５の下部ゲート電極となる第２のゲ
ート電極２２を選択的に形成し、その表面に第３のゲー
ト絶縁膜ｚ４を形成し、その上に順次第１の薄膜半導体
領域２５、第１のゲート絶縁膜２６、第１のゲート電極
２７、第２のゲート絶縁膜２８゜第２の薄膜半導体領域
２９．第４のゲート絶縁膜３０、第３のゲート電極３１
を形成する。
の薄膜半導体領域２５の下部ゲート電極となる第２のゲ
ート電極２２を選択的に形成し、その表面に第３のゲー
ト絶縁膜ｚ４を形成し、その上に順次第１の薄膜半導体
領域２５、第１のゲート絶縁膜２６、第１のゲート電極
２７、第２のゲート絶縁膜２８゜第２の薄膜半導体領域
２９．第４のゲート絶縁膜３０、第３のゲート電極３１
を形成する。
また、第１の薄膜半導体領域２５内には、高濃度拡散領
域３２（ソース領域）、高濃度拡散領域３３（ドレイン
領域）及びチャネル形成領域３４が形成されており、そ
れらと第１のゲート電極２７及び第２のゲート電極２２
とで第１のＭＯＳトランジスタ４３を構成している。
域３２（ソース領域）、高濃度拡散領域３３（ドレイン
領域）及びチャネル形成領域３４が形成されており、そ
れらと第１のゲート電極２７及び第２のゲート電極２２
とで第１のＭＯＳトランジスタ４３を構成している。
また、第２のｉ成牛導体領域２９内にも高濃度拡散領域
３５（ソース領域）、高濃度拡散領域３６（ドレイン領
域）及びチャネル形成領域３７が形成されており、それ
らと第１のゲート電極２７及び第３のゲート電極３１と
で第２のＭＯＳトランジスタ４４を構成している。
３５（ソース領域）、高濃度拡散領域３６（ドレイン領
域）及びチャネル形成領域３７が形成されており、それ
らと第１のゲート電極２７及び第３のゲート電極３１と
で第２のＭＯＳトランジスタ４４を構成している。
上記のごとき第２図（Ａ）の構成においては、第１のＭ
ＯＳトランジスタ４３及び第２のＭＯＳトランジスタ４
４のチャネル形成領域３３．３７がそれぞれ上下２つの
ゲート電極２７．２２及び３１．２７に挟まれた構造に
なっているため、それぞれの片方のゲート電極を固定電
極としてチャネル形成領域の電位を安定化させ、他方の
ゲート電極を信号入力電極として用いることが可能であ
り、それによって上下に積層された２つのＭＯＳトラン
ジスタ４３と４４とを独立に他のトランジスタからの影
響を受けないで動作させることが可能である。例えば、
第１のゲート電極２７の電位をＧＮＤに固定することに
より独立に動作可能である。
ＯＳトランジスタ４３及び第２のＭＯＳトランジスタ４
４のチャネル形成領域３３．３７がそれぞれ上下２つの
ゲート電極２７．２２及び３１．２７に挟まれた構造に
なっているため、それぞれの片方のゲート電極を固定電
極としてチャネル形成領域の電位を安定化させ、他方の
ゲート電極を信号入力電極として用いることが可能であ
り、それによって上下に積層された２つのＭＯＳトラン
ジスタ４３と４４とを独立に他のトランジスタからの影
響を受けないで動作させることが可能である。例えば、
第１のゲート電極２７の電位をＧＮＤに固定することに
より独立に動作可能である。
なお、第２図（Ｂ）の構成は絶縁基板１の上に本発明の
薄膜半導体装置を構成した場合であり、その他の部分は
（Ａ）と同様である。
薄膜半導体装置を構成した場合であり、その他の部分は
（Ａ）と同様である。
また、第２図においては、第１〜第３のゲート電極から
外部へ接続するための電極の構成は表示を省略している
。
外部へ接続するための電極の構成は表示を省略している
。
次に、第３図〜第５図はそれぞれ本発明の他の実施例図
であり、（Ａ）は断面図、（Ｂ）は等価回路図を示す。
であり、（Ａ）は断面図、（Ｂ）は等価回路図を示す。
まず、第３図は、２つのＭｏ３）−ランジスタ４３及び
４４を並列に接続した場合を示す。
４４を並列に接続した場合を示す。
第３図において、第１のＭＯＳトランジスタ４３では第
２のゲート電極２２に入力電圧が印加され、第２のＭＯ
Ｓトランジスタ４４では第３のゲート電極３１に入力電
圧が印加される。
２のゲート電極２２に入力電圧が印加され、第２のＭＯ
Ｓトランジスタ４４では第３のゲート電極３１に入力電
圧が印加される。
それぞれのソース及びドレインは、絶縁膜を介さずに直
接積層され、それぞれソース電極５０、ドレイン電極５
１から外部に取り出されている。
接積層され、それぞれソース電極５０、ドレイン電極５
１から外部に取り出されている。
また、この場合には、第１のゲート電極２７が第１及び
第２のＭＯＳトランジスタ４３．４４のバックゲートと
して形成されており、この第１のゲート電極２７によっ
て第１のＭＯＳトランジスタ４３のチャネル形成領域３
４と第２のＭＯＳトランジスタ４４のチャネル形成領域
３７とがそれぞれシールドされて相互干渉を生じないよ
うになっている。
第２のＭＯＳトランジスタ４３．４４のバックゲートと
して形成されており、この第１のゲート電極２７によっ
て第１のＭＯＳトランジスタ４３のチャネル形成領域３
４と第２のＭＯＳトランジスタ４４のチャネル形成領域
３７とがそれぞれシールドされて相互干渉を生じないよ
うになっている。
次に、第４図の実施例は、２つのＭＯＳトランジスタ４
３と４４とを直列に接続した場合を示す。
３と４４とを直列に接続した場合を示す。
第４図において、第１のＭＯＳトランジスタ４３では、
第２のゲート電極２２に入力電圧が印加され、第２のＭ
ＯＳトランジスタ４４では第３のゲート電極３１に入力
電圧が印加される。
第２のゲート電極２２に入力電圧が印加され、第２のＭ
ＯＳトランジスタ４４では第３のゲート電極３１に入力
電圧が印加される。
また、第１のＭｏＳトランジスタ４３のドレイン５３と
第２のＭＯＳトランジスタ４４のソース３５とは直接接
続されている。
第２のＭＯＳトランジスタ４４のソース３５とは直接接
続されている。
なお、前記第３図の場合と同様に、第１のゲート電極２
７が第１及び第２のＭｏＳトランジスタ４３．４４のバ
ックゲートとして形成されており、積層された２つのト
ランジスタは相互干渉を生じない。
７が第１及び第２のＭｏＳトランジスタ４３．４４のバ
ックゲートとして形成されており、積層された２つのト
ランジスタは相互干渉を生じない。
次に、第５図の実施例は、２つのＭＯＳトランジスタ４
３と４４とを直列に接続してＣＭＯＳインバータを形成
した例である。
３と４４とを直列に接続してＣＭＯＳインバータを形成
した例である。
第５図においては、第１のＭＯＳトランジスタ４３がｎ
チャネルＭＯＳトランジスタ、第２のＭＯＳトランジス
タ４４がＰチャネルＭＯＳトランジスタとなっている。
チャネルＭＯＳトランジスタ、第２のＭＯＳトランジス
タ４４がＰチャネルＭＯＳトランジスタとなっている。
そして、それらの雨トランジスタの共通のゲートとなる
第１のゲート電極２７に入力電圧が印加される。
第１のゲート電極２７に入力電圧が印加される。
また、第２のゲート電極２２は第１のＭｏ８）−ランジ
スタ４３のバックゲートとして用いられ１通常第１のＭ
ＯＳトランジスタのソース電圧と同じ電圧が印加される
。
スタ４３のバックゲートとして用いられ１通常第１のＭ
ＯＳトランジスタのソース電圧と同じ電圧が印加される
。
また、第３のゲート電極３１は第２のＭｏ３）−ランジ
スタ４４のバックゲートとして用いられ、通常第２のＭ
ＯＳトランジスタ４４のソース電圧と同じ電圧が印加さ
れる。
スタ４４のバックゲートとして用いられ、通常第２のＭ
ＯＳトランジスタ４４のソース電圧と同じ電圧が印加さ
れる。
次に、第６図は第２図（Ａ）に示した実施例の製造工程
図である。
図である。
まず、（Ａ）において、半導体基板２１の表面にフィー
ルド酸化膜２３を形成し、その内の一部に第３のゲート
絶縁膜２４を形成する。その後、イオン注入によって不
純物を導入し、第２のゲート電極２２を形成する。第６
図の例においては、ｐ形基板にｎゝ拡散層のゲート電極
を設けた例を示しているが、ｎ形基板にＰ＋拡散層、又
はｎ形基板中に形成されたｐウェル表面のｎ＋拡散層等
によってゲート電極を形成することも出来る。
ルド酸化膜２３を形成し、その内の一部に第３のゲート
絶縁膜２４を形成する。その後、イオン注入によって不
純物を導入し、第２のゲート電極２２を形成する。第６
図の例においては、ｐ形基板にｎゝ拡散層のゲート電極
を設けた例を示しているが、ｎ形基板にＰ＋拡散層、又
はｎ形基板中に形成されたｐウェル表面のｎ＋拡散層等
によってゲート電極を形成することも出来る。
次に、（Ｂ）において、表面にＣＶＤ法等によって０．
１〜１−程度の厚さのＳｉ薄膜を形成し、それを第１の
薄膜半導体領域２５とする。このＳｉ薄膜はアモルファ
スＳｉ膜、ポリシリコン膜又はレーザアニールを施した
Ｓｉ再結晶膜等を用いることも出来る。その後、熱拡散
法もしくはＣＶＤ法等によって第１のゲート絶縁膜２６
を形成する。
１〜１−程度の厚さのＳｉ薄膜を形成し、それを第１の
薄膜半導体領域２５とする。このＳｉ薄膜はアモルファ
スＳｉ膜、ポリシリコン膜又はレーザアニールを施した
Ｓｉ再結晶膜等を用いることも出来る。その後、熱拡散
法もしくはＣＶＤ法等によって第１のゲート絶縁膜２６
を形成する。
次に、（Ｃ）において１通常のプロセスによりＭＯＳト
ランジスタ構造を形成する。ここでは、ゲート電極をマ
スクとしてソース・ドレインを形成する自己整合法を用
いた場合について説明する。
ランジスタ構造を形成する。ここでは、ゲート電極をマ
スクとしてソース・ドレインを形成する自己整合法を用
いた場合について説明する。
まず、トランジスタの閾値電圧等を決定するために、第
１の薄膜半導体領域２５の全域に不純物を導入する。な
お、この工程は第１の薄膜半導体領域を形成した後、第
１のゲート電極２７を形成するまでの間であれば何時行
っても良い。
１の薄膜半導体領域２５の全域に不純物を導入する。な
お、この工程は第１の薄膜半導体領域を形成した後、第
１のゲート電極２７を形成するまでの間であれば何時行
っても良い。
次に、第１のゲート絶縁膜２６の上に全面にゲート電極
を形成し、フォトエツチングを行なって第２のゲート電
極２２と対応する部分だけを残すことにより、第１のゲ
ート電極２７を形成する。なお、ゲート電極の材料とし
ては、ポリシリコン、高融点金属、シリサイド等が用い
られる。
を形成し、フォトエツチングを行なって第２のゲート電
極２２と対応する部分だけを残すことにより、第１のゲ
ート電極２７を形成する。なお、ゲート電極の材料とし
ては、ポリシリコン、高融点金属、シリサイド等が用い
られる。
次にこの第１のゲート電極２７をマスクとして第１の薄
膜半導体領域２５に選択的に高濃度の不純物をイオン注
入法等で注入する。その結果、Ｍ ＯＳトランジスタの
ソース及びドレインとなる高濃度拡散領域３２．３３及
びチャネル形成領域３４が形成される。その後、熱拡散
法もしくはＣＶＤ法等によって第２のゲート絶縁膜２８
を形成する。
膜半導体領域２５に選択的に高濃度の不純物をイオン注
入法等で注入する。その結果、Ｍ ＯＳトランジスタの
ソース及びドレインとなる高濃度拡散領域３２．３３及
びチャネル形成領域３４が形成される。その後、熱拡散
法もしくはＣＶＤ法等によって第２のゲート絶縁膜２８
を形成する。
次に、（Ｄ）において、再び表面にＣＶＤ法等で０．１
〜１−程度の厚さのＳｉ薄膜を形成し、これを第２の薄
膜半導体領域２９とする。なお、このＳｉ薄膜２９は眞
記のＳｉ＠膜２膜上５様に単結晶ポリシリコン、アモル
ファスシリコン等で形成することも出来る。その後、熱
酸化法もしくはＣＶＤ法等を用いて第４のゲート絶縁膜
３０を形成する。
〜１−程度の厚さのＳｉ薄膜を形成し、これを第２の薄
膜半導体領域２９とする。なお、このＳｉ薄膜２９は眞
記のＳｉ＠膜２膜上５様に単結晶ポリシリコン、アモル
ファスシリコン等で形成することも出来る。その後、熱
酸化法もしくはＣＶＤ法等を用いて第４のゲート絶縁膜
３０を形成する。
次に、（Ｅ）において、第２のＭＯＳトランジスタのソ
ース及びドレインとなる高濃度拡散領域３５．３６及び
チャネル形成領域３７を形成する。
ース及びドレインとなる高濃度拡散領域３５．３６及び
チャネル形成領域３７を形成する。
次に、（Ｆ）において、表面全面にＣＶＤ法等によって
ＰＳＧ又はＳｉ３Ｎ、等の層間絶縁膜４２を形成し、所
定部分の絶縁膜を取り除いた後、Ｍ等の金属によって電
極及び配線を形成する。なお、（Ｆ）においては、第１
のＭＯＳトランジスタ４３のソース電極３８、ドレイン
電極３９、第２のＭＯＳトランジスタ４４のソース電極
４０及びドレイン電極４１が例示されている。
ＰＳＧ又はＳｉ３Ｎ、等の層間絶縁膜４２を形成し、所
定部分の絶縁膜を取り除いた後、Ｍ等の金属によって電
極及び配線を形成する。なお、（Ｆ）においては、第１
のＭＯＳトランジスタ４３のソース電極３８、ドレイン
電極３９、第２のＭＯＳトランジスタ４４のソース電極
４０及びドレイン電極４１が例示されている。
以上説明したごとく、本発明においては、積層された薄
膜半導体領域をそれぞれゲート電極で挟むように構成し
ているので、積層構造のトランジスタの相互干渉による
トランジスタ特性に対する悪影響を防止することが出来
、それによって集積度を向上させることが出来るという
優れた効果が得られる。
膜半導体領域をそれぞれゲート電極で挟むように構成し
ているので、積層構造のトランジスタの相互干渉による
トランジスタ特性に対する悪影響を防止することが出来
、それによって集積度を向上させることが出来るという
優れた効果が得られる。
第１図は本発明の原理説明図、第２図〜第５図はそれぞ
れ本発明の実施例図、第６図は第２図の装置の製造工程
図、第７図は従来装置の一例の断面図である。 く符号の説明〉 １０１・・・第１のゲート絶縁膜 １０２・・・第２のゲート絶縁膜 １０３・・・第３のゲート絶縁膜 １０４・・・第４のゲート絶縁膜 １０５・・・第１のゲート電極 １０６・・・第２のゲート電極 １０７・・・第３のゲート電極 １１０・・・第１の薄膜半導体領域 １２０・・・第２の薄膜半導体領域 １１１．１２１・・・ソース領域 １１２．１２２・・・チャネル形成領域１１３．１２３
・・・ドレイン領域 代理人弁理士 中 村 純之助 矛１ 臀 ＋０４−’４４ａ ｙ”−ｈ’！４Ｒ１＋０５−−一
僻１請７−−Ｆ電ネ士 ＋０６−−− うセＺ−γ゛−）ｔＪり倉＋０７−’Ｊ
釦ｒ′ニド１【ネセ ＋１：ｊ、ｌｚ：Ｊ−−−）’Ｌイ′／ｌ；ｌｉｈ’＜
、才２ツ （Ａ） ２７−−−臂７／Ｉ″ｒ′−１−ｆ’！矛 ２ 図 （Ｂ） ３３−’ジｔ＋Ｍｏｓｒｒ４４ｙＸｇｉｎｔａｌｉ＜ｒ
ｖ−、ン ３８＝−’ｌ°ｌ／−フ□θ５７ｒ−ンーヌ
１＊３７−−−’Ａ２ＭＯ５７’、−チャＪル形Ｑ’＊
ｉ１’： ４１−−−’Ｊ２Ｍ０５Ｔｒｔｓ）
゛ムイ＞１９４２−−−／１間、槍、味頑 ４４−−−’ｒ２ｓＭＯ５Ｔｐ ４３−一一才１ａＭθＳＴ。 ↑６ゐ ２Ａ
れ本発明の実施例図、第６図は第２図の装置の製造工程
図、第７図は従来装置の一例の断面図である。 く符号の説明〉 １０１・・・第１のゲート絶縁膜 １０２・・・第２のゲート絶縁膜 １０３・・・第３のゲート絶縁膜 １０４・・・第４のゲート絶縁膜 １０５・・・第１のゲート電極 １０６・・・第２のゲート電極 １０７・・・第３のゲート電極 １１０・・・第１の薄膜半導体領域 １２０・・・第２の薄膜半導体領域 １１１．１２１・・・ソース領域 １１２．１２２・・・チャネル形成領域１１３．１２３
・・・ドレイン領域 代理人弁理士 中 村 純之助 矛１ 臀 ＋０４−’４４ａ ｙ”−ｈ’！４Ｒ１＋０５−−一
僻１請７−−Ｆ電ネ士 ＋０６−−− うセＺ−γ゛−）ｔＪり倉＋０７−’Ｊ
釦ｒ′ニド１【ネセ ＋１：ｊ、ｌｚ：Ｊ−−−）’Ｌイ′／ｌ；ｌｉｈ’＜
、才２ツ （Ａ） ２７−−−臂７／Ｉ″ｒ′−１−ｆ’！矛 ２ 図 （Ｂ） ３３−’ジｔ＋Ｍｏｓｒｒ４４ｙＸｇｉｎｔａｌｉ＜ｒ
ｖ−、ン ３８＝−’ｌ°ｌ／−フ□θ５７ｒ−ンーヌ
１＊３７−−−’Ａ２ＭＯ５７’、−チャＪル形Ｑ’＊
ｉ１’： ４１−−−’Ｊ２Ｍ０５Ｔｒｔｓ）
゛ムイ＞１９４２−−−／１間、槍、味頑 ４４−−−’ｒ２ｓＭＯ５Ｔｐ ４３−一一才１ａＭθＳＴ。 ↑６ゐ ２Ａ
Claims (1)
- 第１の薄膜半導体領域の一方の主面上の所定部分に第１
のゲート絶縁膜を介して第１のゲート電極を設け、その
上に第２のゲート絶縁膜を介して第２の薄膜半導体領域
を積層し、また上記第１の薄膜半導体領域の反対側主面
上の上記第１のゲート電極に対応する位置に第３のゲー
ト絶縁膜を介して第２のゲート電極を配設し、更に上記
第２の薄膜半導体領域の第１の薄膜半導体領域と反対側
主面上の上記第１のゲート電極に対応する位置に第４の
ゲート絶縁膜を介して第３のゲート電極を配設したこと
を特徴とする薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247438A JPS63102264A (ja) | 1986-10-20 | 1986-10-20 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247438A JPS63102264A (ja) | 1986-10-20 | 1986-10-20 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102264A true JPS63102264A (ja) | 1988-05-07 |
Family
ID=17163438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61247438A Pending JPS63102264A (ja) | 1986-10-20 | 1986-10-20 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102264A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189310A (en) * | 1989-12-05 | 1993-02-23 | Hewlett-Packard Company | BICMOS logic gate circuit and structures |
| US5428238A (en) * | 1992-12-10 | 1995-06-27 | Sony Corporation | Semiconductor memory cell having information storage transistor and switching transistor |
| JPH07193251A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
| US5757047A (en) * | 1995-12-14 | 1998-05-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| EP1494287A1 (fr) | 2003-07-01 | 2005-01-05 | STMicroelectronics S.A. | Element DRAM comprenant deux cellules de stockage et son procéde de fabrication |
| WO2007139862A2 (en) * | 2006-05-22 | 2007-12-06 | Hewlett-Packard Development Company, L. P. | Integrated circuit interconnect |
| WO2008023776A1 (fr) * | 2006-08-23 | 2008-02-28 | Nec Corporation | Dispositif à semi-conducteur et son procédé de fabrication |
| US8470688B2 (en) | 2007-07-11 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2013149970A (ja) * | 2011-12-22 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2013211532A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| EP3748688A4 (en) * | 2018-01-30 | 2021-03-17 | Sony Semiconductor Solutions Corporation | SEMICONDUCTOR COMPONENT |
-
1986
- 1986-10-20 JP JP61247438A patent/JPS63102264A/ja active Pending
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189310A (en) * | 1989-12-05 | 1993-02-23 | Hewlett-Packard Company | BICMOS logic gate circuit and structures |
| US5428238A (en) * | 1992-12-10 | 1995-06-27 | Sony Corporation | Semiconductor memory cell having information storage transistor and switching transistor |
| JPH07193251A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
| US5567959A (en) * | 1993-12-27 | 1996-10-22 | Nec Corporation | Laminated complementary thin film transistor device with improved threshold adaptability |
| US5757047A (en) * | 1995-12-14 | 1998-05-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US5933736A (en) * | 1995-12-14 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| EP1494287A1 (fr) | 2003-07-01 | 2005-01-05 | STMicroelectronics S.A. | Element DRAM comprenant deux cellules de stockage et son procéde de fabrication |
| FR2857150A1 (fr) * | 2003-07-01 | 2005-01-07 | St Microelectronics Sa | Element integre de memoire dynamique a acces aleatoire, matrice et procede de fabrication de tels elements |
| US7202518B2 (en) | 2003-07-01 | 2007-04-10 | Stmicroelectronics S.A. | Integrated dynamic random access memory element, array and process for fabricating such elements |
| US7391109B2 (en) | 2006-05-22 | 2008-06-24 | Hewlett-Packard Development Company, L.P. | Integrated circuit interconnect |
| WO2007139862A2 (en) * | 2006-05-22 | 2007-12-06 | Hewlett-Packard Development Company, L. P. | Integrated circuit interconnect |
| WO2007139862A3 (en) * | 2006-05-22 | 2008-05-02 | Hewlett Packard Development Co | Integrated circuit interconnect |
| JP5544715B2 (ja) * | 2006-08-23 | 2014-07-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2008023776A1 (fr) * | 2006-08-23 | 2008-02-28 | Nec Corporation | Dispositif à semi-conducteur et son procédé de fabrication |
| US8470688B2 (en) | 2007-07-11 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8841730B2 (en) | 2007-07-11 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9472680B2 (en) | 2011-12-01 | 2016-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10043833B2 (en) | 2011-12-01 | 2018-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2017224870A (ja) * | 2011-12-01 | 2017-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10680110B2 (en) | 2011-12-14 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US12002886B2 (en) | 2011-12-14 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US11302819B2 (en) | 2011-12-14 | 2022-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| JP2019204968A (ja) * | 2011-12-22 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018107464A (ja) * | 2011-12-22 | 2018-07-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9368501B2 (en) | 2011-12-22 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| JP2013149970A (ja) * | 2011-12-22 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| JP2017118127A (ja) * | 2011-12-22 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
| JP2013211532A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| EP3748688A4 (en) * | 2018-01-30 | 2021-03-17 | Sony Semiconductor Solutions Corporation | SEMICONDUCTOR COMPONENT |
| US11133396B2 (en) | 2018-01-30 | 2021-09-28 | Sony Semiconductor Solutions Corporation | Semiconductor device |
| US11728403B2 (en) | 2018-01-30 | 2023-08-15 | Sony Semiconductor Solutions Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JPS63158866A (ja) | 相補形半導体装置 | |
| JPS62293767A (ja) | 半導体集積回路 | |
| JPS62123736A (ja) | 半導体装置 | |
| JPH0341479Y2 (ja) | ||
| JPS61131476A (ja) | 半導体装置 | |
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPH05175238A (ja) | 接合型電界効果トランジスタ | |
| JPH07221300A (ja) | 半導体装置の製造方法 | |
| JPS6169165A (ja) | 相補型半導体装置及びその製造方法 | |
| JPH01164062A (ja) | 半導体装置の製造方法 | |
| JP2678081B2 (ja) | 半導体集積回路装置 | |
| JPH065754B2 (ja) | 半導体装置 | |
| JP2970376B2 (ja) | 相補型半導体装置の製造方法 | |
| JPH04179162A (ja) | 半導体装置の製造方法 | |
| JP2971083B2 (ja) | 半導体装置 | |
| JP2001308193A (ja) | 半導体装置及びその製造方法 | |
| JPS6058674A (ja) | Ｍｏｓ型トランジスタ | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPS5835981A (ja) | 半導体装置 | |
| JPH0465160A (ja) | 半導体装置 |