JPH06349852A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
- Publication number
- JPH06349852A JPH06349852A JP13630393A JP13630393A JPH06349852A JP H06349852 A JPH06349852 A JP H06349852A JP 13630393 A JP13630393 A JP 13630393A JP 13630393 A JP13630393 A JP 13630393A JP H06349852 A JPH06349852 A JP H06349852A
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- layer
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Abstract
(57)【要約】
【目的】ＬＤＤ構造のＭＯＳＦＥＴにおいて、ドレイン
静電気の入ったときに、ドレインの低不純物濃度領域に
電流が流れて接合破壊が生ずるのを防止して静電破壊耐
量を向上させる。 【構成】ドレイン電極の接触する高不純物濃度のドレイ
ン領域に接するベース層領域を高不純物濃度にしてその
間の耐圧を下げ、静電気がドレインに入ったときにソー
スへは流れず、ベース層へ流れるようにして静電気破壊
耐量を高める。あるいは、ドレイン領域をソース領域の
外側にして半導体素体の外周に露出するベース層領域と
対向する周辺長を、ドレイン・ソース対向周辺長より長
くし、静電気による電流がその方へ多く流れるようにし
て静電気破壊耐量を高める。
静電気の入ったときに、ドレインの低不純物濃度領域に
電流が流れて接合破壊が生ずるのを防止して静電破壊耐
量を向上させる。 【構成】ドレイン電極の接触する高不純物濃度のドレイ
ン領域に接するベース層領域を高不純物濃度にしてその
間の耐圧を下げ、静電気がドレインに入ったときにソー
スへは流れず、ベース層へ流れるようにして静電気破壊
耐量を高める。あるいは、ドレイン領域をソース領域の
外側にして半導体素体の外周に露出するベース層領域と
対向する周辺長を、ドレイン・ソース対向周辺長より長
くし、静電気による電流がその方へ多く流れるようにし
て静電気破壊耐量を高める。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ (Lightly dope
d dvain)構造をもつＭＯＳ型電界効果トランジスタ (以
下ＭＯＳＦＥＴと記す) に関する。
d dvain)構造をもつＭＯＳ型電界効果トランジスタ (以
下ＭＯＳＦＥＴと記す) に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴでは、近年、素子の微細化
に伴い、ドレイン領域近傍でのチャネル領域における強
電界のためのホットキャリアの発生に伴う素子の劣化が
問題となっている。この問題を解決するため、ドレイン
領域に近接して低不純物濃度領域を設けて電界を緩和す
るＬＤＤ構造が提案されている。
に伴い、ドレイン領域近傍でのチャネル領域における強
電界のためのホットキャリアの発生に伴う素子の劣化が
問題となっている。この問題を解決するため、ドレイン
領域に近接して低不純物濃度領域を設けて電界を緩和す
るＬＤＤ構造が提案されている。
【０００３】図２(a) 〜(c) は、そのようなＬＤＤ構造
をもつＭＯＳＦＥＴの製造工程を示し、ｎ形シリコン基
板１の一面側にｐウエル２を形成したのち、薄いゲート
酸化膜３と厚い選択酸化膜４で表面を覆い、ゲート酸化
膜３の上に多結晶シリコンからなるゲート５を形成す
る。そして、このゲート５と選択酸化膜４をマスクとし
て低不純物濃度のｎ領域６を形成する〔図２(a) 〕。次
に表面上にSiＯ2 膜を堆積したのち、反応性イオンエッ
チング (ＲＩＥ) によりゲート５の側面にスペーサ７を
残し、このあと、このSiＯ2 スペーサ７と選択酸化膜４
をマスクとして、ドレイン電極あるいはソース電極の接
触する高不純物濃度のｎ++ソース・ドレイン領域81、82
を形成する〔図２(b) 〕。このあと、層間絶縁膜９によ
り被覆し、コンタクトホールを明けてAl電極配線10を接
触させる〔図２(c) 〕。
をもつＭＯＳＦＥＴの製造工程を示し、ｎ形シリコン基
板１の一面側にｐウエル２を形成したのち、薄いゲート
酸化膜３と厚い選択酸化膜４で表面を覆い、ゲート酸化
膜３の上に多結晶シリコンからなるゲート５を形成す
る。そして、このゲート５と選択酸化膜４をマスクとし
て低不純物濃度のｎ領域６を形成する〔図２(a) 〕。次
に表面上にSiＯ2 膜を堆積したのち、反応性イオンエッ
チング (ＲＩＥ) によりゲート５の側面にスペーサ７を
残し、このあと、このSiＯ2 スペーサ７と選択酸化膜４
をマスクとして、ドレイン電極あるいはソース電極の接
触する高不純物濃度のｎ++ソース・ドレイン領域81、82
を形成する〔図２(b) 〕。このあと、層間絶縁膜９によ
り被覆し、コンタクトホールを明けてAl電極配線10を接
触させる〔図２(c) 〕。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のＬＤＤ構造のＭＯＳＦＥＴでは、静電気に対する耐
量が大幅に低下する問題がある。耐量低下の原因は、ド
レインの一部を形成しているｎ領域６に静電気による電
流が流れると、低不純物濃度であるため熱暴走がおこり
やすく、ｎ++領域81をドレインとして用いる場合、図に
Ａで示す個所の接合が破壊され易いためである。
来のＬＤＤ構造のＭＯＳＦＥＴでは、静電気に対する耐
量が大幅に低下する問題がある。耐量低下の原因は、ド
レインの一部を形成しているｎ領域６に静電気による電
流が流れると、低不純物濃度であるため熱暴走がおこり
やすく、ｎ++領域81をドレインとして用いる場合、図に
Ａで示す個所の接合が破壊され易いためである。
【０００５】これに対して、ＬＤＤ構造を有するＭＯＳ
ＦＥＴの静電破壊耐量を高めるために、半導体集積回路
の出力素子のみＬＤＤ構造を用いないシングルドレイン
構造を用いる方法、面積を大きくする方法あるいは出力
保護ダイオードを作り込む等の方法があるが、素子の占
有面積の増加となり、半導体装置の高集積度化には反す
る結果となる。
ＦＥＴの静電破壊耐量を高めるために、半導体集積回路
の出力素子のみＬＤＤ構造を用いないシングルドレイン
構造を用いる方法、面積を大きくする方法あるいは出力
保護ダイオードを作り込む等の方法があるが、素子の占
有面積の増加となり、半導体装置の高集積度化には反す
る結果となる。
【０００６】本発明の目的は、ＬＤＤ構造の低不純物濃
度ドレイン領域に静電気により電流が流れるために起こ
る接合破壊を占有面積を増加させないで防止した静電破
壊耐量の高いＭＯＳＦＥＴを提供することにある。
度ドレイン領域に静電気により電流が流れるために起こ
る接合破壊を占有面積を増加させないで防止した静電破
壊耐量の高いＭＯＳＦＥＴを提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形のベース層の表面層にゲー
ト電極直下のチャネル領域をはさんで電極の接触する高
不純物濃度の第一領域とケース電極の直下に延びる低不
純物濃度の第二領域とからなるＬＤＤ構造のソース・ド
レイン層が設けられるＭＯＳＦＥＴにおいて、一方のソ
ース・ドレイン層の第一領域とベース層との間に形成さ
れる平面型接合の耐圧がドレイン・ソース間耐圧より低
く、このソース・ドレイン層がドレインとして使用され
るものとする。そして、ベース層のドレインとして使用
されるソース・ドレイン層の第一領域との平面型接合に
近接する層部分が、ベース層の他の部分より不純物濃度
の高いことが有効であり、ドレインとして使用されるソ
ース・ドレイン層とベース層との間の耐圧が、ベース層
のそのソース・ドレイン層の第一領域との接合に近接し
た層部分の不純物濃度により調整されたことが有効であ
る。さらに本発明は、第一導電形のベース層の表面層に
ゲート電極直下のチャネル領域をはさんで設けられる帯
状のソース・ドレイン層が、少なくともソース・ドレイ
ン電極の接触する高不純物濃度の領域と、ゲート電極の
直下に延びる低不純物濃度の領域とからなるＬＤＤ構造
のソース・ドレイン層であり、半導体基体の外周部に方
形の内周辺をもってベース層の高不純物濃度をもつ表面
層が露出するＭＯＳＦＥＴにおいて、ベース層の高不純
物濃度表面層の内周の三辺と外周の三辺で対向するソー
ス・ドレイン層がドレイン領域として使用され、そのド
レイン領域の外周の各辺と対向するベース層の高不純物
濃度表面層の内周の各辺との距離が実質的に等しいもの
とする。
めに、本発明は、第一導電形のベース層の表面層にゲー
ト電極直下のチャネル領域をはさんで電極の接触する高
不純物濃度の第一領域とケース電極の直下に延びる低不
純物濃度の第二領域とからなるＬＤＤ構造のソース・ド
レイン層が設けられるＭＯＳＦＥＴにおいて、一方のソ
ース・ドレイン層の第一領域とベース層との間に形成さ
れる平面型接合の耐圧がドレイン・ソース間耐圧より低
く、このソース・ドレイン層がドレインとして使用され
るものとする。そして、ベース層のドレインとして使用
されるソース・ドレイン層の第一領域との平面型接合に
近接する層部分が、ベース層の他の部分より不純物濃度
の高いことが有効であり、ドレインとして使用されるソ
ース・ドレイン層とベース層との間の耐圧が、ベース層
のそのソース・ドレイン層の第一領域との接合に近接し
た層部分の不純物濃度により調整されたことが有効であ
る。さらに本発明は、第一導電形のベース層の表面層に
ゲート電極直下のチャネル領域をはさんで設けられる帯
状のソース・ドレイン層が、少なくともソース・ドレイ
ン電極の接触する高不純物濃度の領域と、ゲート電極の
直下に延びる低不純物濃度の領域とからなるＬＤＤ構造
のソース・ドレイン層であり、半導体基体の外周部に方
形の内周辺をもってベース層の高不純物濃度をもつ表面
層が露出するＭＯＳＦＥＴにおいて、ベース層の高不純
物濃度表面層の内周の三辺と外周の三辺で対向するソー
ス・ドレイン層がドレイン領域として使用され、そのド
レイン領域の外周の各辺と対向するベース層の高不純物
濃度表面層の内周の各辺との距離が実質的に等しいもの
とする。
【０００８】
【作用】ＭＯＳＦＥＴのドレイン・ソース間の耐圧よ
り、ドレイン電極の接触するドレイン層とチャネル領域
の設けられるベース層との間の接合の耐圧をベース層表
面層の不純物濃度を高くすることによって低くすること
により、静電気がドレインに入った場合、その接合を電
流経路とし、ＬＤＤ構造のドレイン層のゲート電極直下
に延びた低不純物濃度拡散領域に静電気による電流を流
れにくくして、低不純物濃度拡散領域の接合破壊を防止
するものである。さらに、電流経路が１点に集中しない
ように、耐圧を決める場所が平面型接合であり、接合に
流せる電流容量を大きくするものである。
り、ドレイン電極の接触するドレイン層とチャネル領域
の設けられるベース層との間の接合の耐圧をベース層表
面層の不純物濃度を高くすることによって低くすること
により、静電気がドレインに入った場合、その接合を電
流経路とし、ＬＤＤ構造のドレイン層のゲート電極直下
に延びた低不純物濃度拡散領域に静電気による電流を流
れにくくして、低不純物濃度拡散領域の接合破壊を防止
するものである。さらに、電流経路が１点に集中しない
ように、耐圧を決める場所が平面型接合であり、接合に
流せる電流容量を大きくするものである。
【０００９】また、ドレインとソースの間の一辺だけで
対向する周辺長より、ドレインとベース層の露出表面層
とを三辺等距離で対向させて対向周辺長を長くすること
により、電流経路をドレイン・ベース層間にとりやすく
なり、低不純物濃度拡散領域の接合破壊を防止する。こ
のようにして低不純物濃度領域接合に電流が集中しにく
くすることにより、静電気によって素子内に電流が注入
する場合、その接合に流せる電流容量が増加する。
対向する周辺長より、ドレインとベース層の露出表面層
とを三辺等距離で対向させて対向周辺長を長くすること
により、電流経路をドレイン・ベース層間にとりやすく
なり、低不純物濃度拡散領域の接合破壊を防止する。こ
のようにして低不純物濃度領域接合に電流が集中しにく
くすることにより、静電気によって素子内に電流が注入
する場合、その接合に流せる電流容量が増加する。
【００１０】
【実施例】以下、図２を含めて共通の部分には同一の符
号が付されている図を引用して本発明の実施例について
説明する。図１に示した本発明の一実施例のＭＯＳＦＥ
Ｔは次のようにして作製した。まず、ｎ形シリコン基板
１の表面からの拡散により表面不純物濃度２×1016c
m-3、拡散深さ６μｍのｐウエル２を形成したあと、表
面不純物濃度２×1017cm-3、拡散深さ0.５μｍのｐウエ
ルより高不純物濃度のｐ+ 拡散領域21を形成する。次い
で250 Åの薄いゲート酸化膜３と厚い選択酸化膜４で表
面を覆う〔図１(a) 〕。次に、ゲート酸化膜３の上に多
結晶シリコン層を積層し、その多結晶シリコン層をパタ
ーニングしてゲート５とし、そのゲート５と選択酸化膜
４をマスクとして２×1013 atoms・cm-2程度のドーズ量
でAsイオンを注入し、ＬＤＤ構造用の低不純物濃度のｎ
領域６を形成する〔図１(b) 〕。さらに、表面上にSiＯ
2 膜を0.８μｍの厚さに堆積し、ＲＩＥによりエッチン
グしてゲート５の側面に形成したスペーサ７をマスクと
して高ドーズ量でAs+ を注入し、高不純物濃度のｎ++領
域81、82を形成する〔図１(c) 〕。ｐ+ 領域21と平面型
接合をつくるｎ++領域81がドレイン領域であり、他方の
ｎ++領域82がソース領域である。このあと、層間絶縁膜
９により被覆し、コンタクトホールをあけてAl電極配線
10を接触させることによりＭＯＳＦＥＴを完成する〔図
１(d) 〕。
号が付されている図を引用して本発明の実施例について
説明する。図１に示した本発明の一実施例のＭＯＳＦＥ
Ｔは次のようにして作製した。まず、ｎ形シリコン基板
１の表面からの拡散により表面不純物濃度２×1016c
m-3、拡散深さ６μｍのｐウエル２を形成したあと、表
面不純物濃度２×1017cm-3、拡散深さ0.５μｍのｐウエ
ルより高不純物濃度のｐ+ 拡散領域21を形成する。次い
で250 Åの薄いゲート酸化膜３と厚い選択酸化膜４で表
面を覆う〔図１(a) 〕。次に、ゲート酸化膜３の上に多
結晶シリコン層を積層し、その多結晶シリコン層をパタ
ーニングしてゲート５とし、そのゲート５と選択酸化膜
４をマスクとして２×1013 atoms・cm-2程度のドーズ量
でAsイオンを注入し、ＬＤＤ構造用の低不純物濃度のｎ
領域６を形成する〔図１(b) 〕。さらに、表面上にSiＯ
2 膜を0.８μｍの厚さに堆積し、ＲＩＥによりエッチン
グしてゲート５の側面に形成したスペーサ７をマスクと
して高ドーズ量でAs+ を注入し、高不純物濃度のｎ++領
域81、82を形成する〔図１(c) 〕。ｐ+ 領域21と平面型
接合をつくるｎ++領域81がドレイン領域であり、他方の
ｎ++領域82がソース領域である。このあと、層間絶縁膜
９により被覆し、コンタクトホールをあけてAl電極配線
10を接触させることによりＭＯＳＦＥＴを完成する〔図
１(d) 〕。
【００１１】作製されたＭＯＳＦＥＴの素子特性は、ド
レイン・ソース間耐圧が20Ｖとなり、ｎ++ドレイン領域
81とベース層のｐ+ 領域21との平面型の接合耐圧は10Ｖ
となる。これにより、ドレインに正の静電気が入った場
合、電流はｎ領域６へ流れず、耐圧の低いｎ++領域21と
ｐ領域82とで形成された平面型接合を通って流れ、ｎ領
域６の静電気による破壊から防止できる。この結果、20
0PF ／０Ω試験法で、従来150 Ｖであった耐量を500 Ｖ
に上げることができた。
レイン・ソース間耐圧が20Ｖとなり、ｎ++ドレイン領域
81とベース層のｐ+ 領域21との平面型の接合耐圧は10Ｖ
となる。これにより、ドレインに正の静電気が入った場
合、電流はｎ領域６へ流れず、耐圧の低いｎ++領域21と
ｐ領域82とで形成された平面型接合を通って流れ、ｎ領
域６の静電気による破壊から防止できる。この結果、20
0PF ／０Ω試験法で、従来150 Ｖであった耐量を500 Ｖ
に上げることができた。
【００１２】この実施例では、ｎチャネルＭＯＳＦＥＴ
を示したが、ｐチャネルＭＯＳＦＥＴにおいても同様の
効果を得ることができた。本発明はまた、素子の配置を
規定することにより、さらに静電破壊耐量を上げること
ができる。図３に本発明の素子配置を示す。ｐウエル２
と接続するためにｐウエル２の外周部の表面層に設けら
れるｐ++拡散領域22がＭＯＳＦＥＴの周囲を囲ってあ
り、コンタクト11が設けられている。これはＣＭＯＳ素
子で重要なラッチアップ防止のための拡散領域も兼用す
る。ゲート５は２本配置してある。ｐ ++領域22の内側に
近接して設けられたｎ++領域81がドレイン領域として、
またゲート５の中間にあるｎ++領域82がソース領域とし
て外部回路と接続され、ｐ++領域22とｎ++領域81との間
の距離、ａおよびｂは等しい。この構造を用いることに
より、三方でｐ++領域22に近接しているドレイン領域81
の対向している周辺長が、ドレイン領域81とソース領域
82との対向している一辺だけの周辺長より長いため、ド
レインからソースへ流れる電流は多くならずに、ドレイ
ンからｐウエルへ流れる電流が支配的となり、静電気に
対して弱い接合である低不純物濃度拡散領域６の保護が
できる。この実施例のＭＯＳＦＥＴは、図４に示すソー
ス領域82が外側にある従来構造のＭＯＳＦＥＴよりも20
0 Ｖ耐量を向上することが可能となった。
を示したが、ｐチャネルＭＯＳＦＥＴにおいても同様の
効果を得ることができた。本発明はまた、素子の配置を
規定することにより、さらに静電破壊耐量を上げること
ができる。図３に本発明の素子配置を示す。ｐウエル２
と接続するためにｐウエル２の外周部の表面層に設けら
れるｐ++拡散領域22がＭＯＳＦＥＴの周囲を囲ってあ
り、コンタクト11が設けられている。これはＣＭＯＳ素
子で重要なラッチアップ防止のための拡散領域も兼用す
る。ゲート５は２本配置してある。ｐ ++領域22の内側に
近接して設けられたｎ++領域81がドレイン領域として、
またゲート５の中間にあるｎ++領域82がソース領域とし
て外部回路と接続され、ｐ++領域22とｎ++領域81との間
の距離、ａおよびｂは等しい。この構造を用いることに
より、三方でｐ++領域22に近接しているドレイン領域81
の対向している周辺長が、ドレイン領域81とソース領域
82との対向している一辺だけの周辺長より長いため、ド
レインからソースへ流れる電流は多くならずに、ドレイ
ンからｐウエルへ流れる電流が支配的となり、静電気に
対して弱い接合である低不純物濃度拡散領域６の保護が
できる。この実施例のＭＯＳＦＥＴは、図４に示すソー
ス領域82が外側にある従来構造のＭＯＳＦＥＴよりも20
0 Ｖ耐量を向上することが可能となった。
【００１３】
【発明の効果】本発明によれば、ＬＤＤ構造のドレイン
層とチャネルの形成されるベース層との間の耐圧をドレ
イン・ソース間耐圧より低くすることにより、あるいは
ドレイン層と半導体基体外周のベース層露出領域との対
向周辺長をドレイン・ソース対向周辺長より長くするこ
とにより、低不純物濃度領域に静電気により流れる電流
を抑制し、低不純物濃度領域の接合破壊を防止する。こ
れにより、ＬＤＤ構造と高い静電破壊耐量とを両立させ
ることができるＭＯＳＦＥＴを得ることができた。
層とチャネルの形成されるベース層との間の耐圧をドレ
イン・ソース間耐圧より低くすることにより、あるいは
ドレイン層と半導体基体外周のベース層露出領域との対
向周辺長をドレイン・ソース対向周辺長より長くするこ
とにより、低不純物濃度領域に静電気により流れる電流
を抑制し、低不純物濃度領域の接合破壊を防止する。こ
れにより、ＬＤＤ構造と高い静電破壊耐量とを両立させ
ることができるＭＯＳＦＥＴを得ることができた。
【図１】本発明の一実施例のＭＯＳＦＥＴの製造工程を
(a) から(d) への順に示す断面図
(a) から(d) への順に示す断面図
【図２】従来のＬＤＤ型ＭＯＳＦＥＴの製造工程を(a)
から(c) への順に示す断面図
から(c) への順に示す断面図
【図３】別の本発明の一実施例のＭＯＳＦＥＴ半導体素
体の平面図
体の平面図
【図４】従来のＭＯＳＦＥＴ半導体素体の平面図
１ ｎ形シリコン基板 ２ ｐウエル ２１ ｐウエル高不純物濃度領域 ３ ゲート酸化膜 ５ ゲート ６ ソース・ドレインｎ形低不純物濃度領域 ７ スペーサ ８１ ｎ+ ドレイン領域 ８２ ｎ+ ソース領域 ９ 層間絶縁膜 １０ 電極配線
Claims (4)
- 【請求項１】第一導電形のベース層の表面層にゲート電
極直下のチャネル領域をはさんで電極の接触する高不純
物濃度の第一領域とケース電極の直下に延びる低不純物
濃度領域の第二領域とからなるＬＤＤ構造のソース・ド
レイン層が設けられるものにおいて、一方のソース・ド
レイン層の第一領域とベース層との間に形成される平面
型接合の耐圧がドレイン・ソース間耐圧より低く、この
ソース・ドレイン層がドレインとして使用されることを
特徴とするＭＯＳ型電界効果トランジスタ。 - 【請求項２】ベース層のドレインとして使用されるソー
ス・ドレイン層の第一領域との平面型接合に近接する層
部分が、ベース層の他の部分より不純物濃度が高い請求
項１記載のＭＯＳ型電界効果トランジスタ。 - 【請求項３】ドレインとして使用されるソース・ドレイ
ン層とベース層との間の耐圧が、ベース層のそのソース
・ドレイン層の第一領域との接合に近接した層部分の不
純物濃度により調整された請求項２記載のＭＯＳ型電界
効果トランジスタ。 - 【請求項４】第一導電形のベース層の表面層にゲート電
極直下のチャネル領域をはさんで設けられる帯状のソー
ス・ドレイン層が、少なくともソース・ドレイン電極の
接触する高不純物濃度の領域と、ゲート電極の直下に延
びる低不純物濃度の領域とからなるＬＤＤ構造のソース
・ドレイン層であり、半導体基体の外周部に方形の内周
辺をもってベース層の高不純物濃度をもつ表面層が露出
するものにおいて、ベース層の高不純物濃度表面層の内
周の三辺と外周の三辺で対向するソース・ドレイン層が
ドレイン領域として使用され、そのドレイン領域の外周
の各辺と対向するベース層の高不純物濃度表面層の内周
の各辺との距離が実質的に等しいことを特徴とするＭＯ
Ｓ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13630393A JPH06349852A (ja) | 1993-06-08 | 1993-06-08 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13630393A JPH06349852A (ja) | 1993-06-08 | 1993-06-08 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349852A true JPH06349852A (ja) | 1994-12-22 |
Family
ID=15172043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13630393A Pending JPH06349852A (ja) | 1993-06-08 | 1993-06-08 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349852A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US6693330B2 (en) | 2000-08-11 | 2004-02-17 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| KR100596765B1 (ko) * | 1999-06-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 정전방전 보호용 모스 트랜지스터의 제조 방법 |
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| CN108352325A (zh) * | 2015-11-12 | 2018-07-31 | 索尼半导体解决方案公司 | 场效应晶体管和半导体器件 |
-
1993
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