JPH0371673A - 縦型ｍｏｓｆｅｔ - Google Patents
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- JPH0371673A JPH0371673A JP1208133A JP20813389A JPH0371673A JP H0371673 A JPH0371673 A JP H0371673A JP 1208133 A JP1208133 A JP 1208133A JP 20813389 A JP20813389 A JP 20813389A JP H0371673 A JPH0371673 A JP H0371673A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ〉産業上の利用分野
本発明は縦型ＭＯＳＦＥＴに関し、特にノイズマージン
の増大と立上り特性の向上との両立を図った縦型ＭＯＳ
Ｆ ＥＴに関する。
の増大と立上り特性の向上との両立を図った縦型ＭＯＳ
Ｆ ＥＴに関する。
〈口〉従来の技術
パワー用縦型ＭＯ８ＦＥＴはＮゝＮ型Ｓｉ基体〈１）を
ドレインとし、このＮ基体（１）表面の一部にＰ型領域
（２〉を形成し、このＰ型領域（２〉表面の一部にＮ′
″型領域（３）を設けてドレインとし、ソース・ドレイ
ン間のＰ型領域〈２〉表面をチャンネル部としてこの上
にゲート絶縁膜（Ｓｉｎｇ）を介して多結晶Ｓｉから成
るゲート電極（４）を設けた構造である。
ドレインとし、このＮ基体（１）表面の一部にＰ型領域
（２〉を形成し、このＰ型領域（２〉表面の一部にＮ′
″型領域（３）を設けてドレインとし、ソース・ドレイ
ン間のＰ型領域〈２〉表面をチャンネル部としてこの上
にゲート絶縁膜（Ｓｉｎｇ）を介して多結晶Ｓｉから成
るゲート電極（４）を設けた構造である。
（５）はソース電極である。
斯る構成において、ＭＯＳＦＥＴのスレッシュホールド
電圧Ｖ。５（ｏｆｆ）４よゲート絶縁膜の膜厚やチャン
ネル部の不純物濃度によって決定され、この値は用いら
れる電子機器の要望により好ましい値に設計される。Ｃ
ＭＯＳ、ＩＩＬ等のロジック素子で直接駆動するならば
前記Ｖ。、（ｏｆｆ）は０．８ｖ〜３．０ｖ程度である
。その一方で、モータ等の雑音発生源付近で大電力用に
用いられる等、ＭＯＳＦＥＴの誤動作を防止する目的で
前記Ｖ。５（ｏｆｆ）が３〜１０ｖ程度の素子を求めら
れることがある。
電圧Ｖ。５（ｏｆｆ）４よゲート絶縁膜の膜厚やチャン
ネル部の不純物濃度によって決定され、この値は用いら
れる電子機器の要望により好ましい値に設計される。Ｃ
ＭＯＳ、ＩＩＬ等のロジック素子で直接駆動するならば
前記Ｖ。、（ｏｆｆ）は０．８ｖ〜３．０ｖ程度である
。その一方で、モータ等の雑音発生源付近で大電力用に
用いられる等、ＭＯＳＦＥＴの誤動作を防止する目的で
前記Ｖ。５（ｏｆｆ）が３〜１０ｖ程度の素子を求めら
れることがある。
この様なノイズマージンを大きくする為の手段としては
、ゲート絶縁膜の膜厚を大にする、チャンネル部の不純
物濃度を増大する等、ＭＯＳＦＥＴの素子特性を調整す
ることで行なっていた。
、ゲート絶縁膜の膜厚を大にする、チャンネル部の不純
物濃度を増大する等、ＭＯＳＦＥＴの素子特性を調整す
ることで行なっていた。
（ハ）発明が解決しようとする課題
しかしながら、素子特性で前記ＶＧｓ（ｏｆｆ）を高く
すると、第４図に示す如＜ＭＯＳＦＥＴがＯＮした後の
ドレイン電流Ｉゎの立上り特性が劣化し、その為高ｇｍ
（相互コンダクタンス）のものが得られない欠点を有し
ていた。
すると、第４図に示す如＜ＭＯＳＦＥＴがＯＮした後の
ドレイン電流Ｉゎの立上り特性が劣化し、その為高ｇｍ
（相互コンダクタンス）のものが得られない欠点を有し
ていた。
（二〉課題を解決するための手段
本発明は上記従来の課題に鑑み成されたもので、ＭＯ８
ＦＥＴ自体の素子特性は前記Ｖ。（ｏｆｆ）を小さなも
のとして高ｇｍを得、ゲート電極（１５〉とゲート電極
パッド（１９）間にダイオード（３０）を直列接続する
ことによって、等倒曲に高いスレッシュホールド電圧Ｖ
。ｓ （ｏｆｆ ）を実現したことを特徴とする。
ＦＥＴ自体の素子特性は前記Ｖ。（ｏｆｆ）を小さなも
のとして高ｇｍを得、ゲート電極（１５〉とゲート電極
パッド（１９）間にダイオード（３０）を直列接続する
ことによって、等倒曲に高いスレッシュホールド電圧Ｖ
。ｓ （ｏｆｆ ）を実現したことを特徴とする。
〈ホ）作用
本発明によれば、ダイオード（３０〉に逆方向電圧Ｖ、
の電位降下があるので、その分だけＭＯＳＦＥＴのノイ
ズマージンを増大できる。一方、素子自体の特性は高ｇ
＋！１を得るべく構成されているので、立上り特性の良
い素子が得られる。
の電位降下があるので、その分だけＭＯＳＦＥＴのノイ
ズマージンを増大できる。一方、素子自体の特性は高ｇ
＋！１を得るべく構成されているので、立上り特性の良
い素子が得られる。
（へ）実施例
以下に本発明の一実施例を図面を参照して詳細に説明す
る。
る。
第１図は本発明の縦型ＭＯＳＦＥＴを示す断面図である
。同図において、（１１）は裏面にＮ３型層（１２）を
有しＭＯＳＦＥＴの共通ドレインとなるＮ型シリコン半
導体基板、（１３）は基板（１１）とのＰＮ接合で接合
ダイオードを構成する深い部分とＭＯ８素子のチャンネ
ル部を構成する浅い部分とから成る基板（１１）表面に
選択的に形成されたＰ型不純物拡散層、（１４）はＰ型
拡散層（１３〉表面の一部に形成されたＮ＋型ンソー領
域、〈１５〉はＰ型拡散層（１３）のチャンネル部上に
薄いゲート酸化膜〈１６〉を介して配設したゲート電極
、〈１７〉はＣＶＤ酸化膜、（１８〉はソース領域（ｔ
４）とＰ型拡散層（１３）の両方にオーミックコンタク
トするソース電極である。ＭＯ８素子は半導体チップの
中央部分に作り込まれ、前記半導体チップのＭＯ５素子
を囲む周辺部分は図示せぬＰ′″ガードリング領域や外
部接続バッド（１９）を作り込むのに用いられる。前記
周辺部分の一部には基板（１１）を覆うシリコン酸化膜
〈２０〉を介してポリシリコン（ｐｏｌｙ−５ｉ）から
成る半導体層（２１）が配置され、この半導体層（２１
）の一部はボロン（Ｂ）が導入されてＰ型不純物導入層
（２２〉を形成し、これと隣接する半導体層（２１）は
リン（Ｐ）が導入されてＮ型不純物導入層（２３〉を形
成し、Ｐ型不純物導入層（２２）とＮ型不純物導入層（
２３）とでＰＮ接合を形成する。Ｐ型不純物導入層（２
２）は接続電極（２４）によってゲート電極（１５）の
周端部分く１５ｇ＞に電気接続され、一方のＮ型不純物
導入層（２３）は表面に金線（２５）がワイヤボンドさ
れたゲート電極バッド（１９〉に接続される。これでゲ
ート電極バ・／ド（１９〉とゲートを極（１５）との間
に第２図に示す如＜ＰＮ接合ダイオード（３０）が逆方
向に直列接続される。尚第１図の（２６）はパッシベー
ション被膜、（２７〉はＰ型拡散領域を夫々示す。
。同図において、（１１）は裏面にＮ３型層（１２）を
有しＭＯＳＦＥＴの共通ドレインとなるＮ型シリコン半
導体基板、（１３）は基板（１１）とのＰＮ接合で接合
ダイオードを構成する深い部分とＭＯ８素子のチャンネ
ル部を構成する浅い部分とから成る基板（１１）表面に
選択的に形成されたＰ型不純物拡散層、（１４）はＰ型
拡散層（１３〉表面の一部に形成されたＮ＋型ンソー領
域、〈１５〉はＰ型拡散層（１３）のチャンネル部上に
薄いゲート酸化膜〈１６〉を介して配設したゲート電極
、〈１７〉はＣＶＤ酸化膜、（１８〉はソース領域（ｔ
４）とＰ型拡散層（１３）の両方にオーミックコンタク
トするソース電極である。ＭＯ８素子は半導体チップの
中央部分に作り込まれ、前記半導体チップのＭＯ５素子
を囲む周辺部分は図示せぬＰ′″ガードリング領域や外
部接続バッド（１９）を作り込むのに用いられる。前記
周辺部分の一部には基板（１１）を覆うシリコン酸化膜
〈２０〉を介してポリシリコン（ｐｏｌｙ−５ｉ）から
成る半導体層（２１）が配置され、この半導体層（２１
）の一部はボロン（Ｂ）が導入されてＰ型不純物導入層
（２２〉を形成し、これと隣接する半導体層（２１）は
リン（Ｐ）が導入されてＮ型不純物導入層（２３〉を形
成し、Ｐ型不純物導入層（２２）とＮ型不純物導入層（
２３）とでＰＮ接合を形成する。Ｐ型不純物導入層（２
２）は接続電極（２４）によってゲート電極（１５）の
周端部分く１５ｇ＞に電気接続され、一方のＮ型不純物
導入層（２３）は表面に金線（２５）がワイヤボンドさ
れたゲート電極バッド（１９〉に接続される。これでゲ
ート電極バ・／ド（１９〉とゲートを極（１５）との間
に第２図に示す如＜ＰＮ接合ダイオード（３０）が逆方
向に直列接続される。尚第１図の（２６）はパッシベー
ション被膜、（２７〉はＰ型拡散領域を夫々示す。
Ｍ２Ｓ部の素子特性は、スレッシュホールド電圧Ｖ、、
（ｏｆｆ）を極く一般的な１．５〜４ｖとなるようにゲ
ート酸化膜（１６〉の膜厚とチャンネル部の不純物濃度
をコントロールして、ドレインＷ、流■ゎの立上り特性
を良好な特性に保持する。
（ｏｆｆ）を極く一般的な１．５〜４ｖとなるようにゲ
ート酸化膜（１６〉の膜厚とチャンネル部の不純物濃度
をコントロールして、ドレインＷ、流■ゎの立上り特性
を良好な特性に保持する。
断る構成によれば、半導体Ｗｉ（２１）のＰ型不純物導
入層（２２〉とＮ型不純物導入Ｊｉ（２３）とが形成す
るＰＮ接合ダイオード（３０〉がゲート電極（１５〉に
直列に逆方向に接続されるので、ゲート電極バッド（１
９）からみた本実ＭＯ３ＦＥＴの等偏曲なスレッシュホ
ールド電圧Ｖ ｏ −（ｏｆｆ ） ’は、Ｖ ａｓ（
ｏｆｆ） ’ ”” Ｖ ａｓ（ｏｆｆ）＋ Ｖ １”
”” ”” ”’ （１）但し、ＶＯｓ（ｏｆｆ）
はＭＯ３素子の事実上のスレッシュホールド電圧、ｖつ
は接合ダイオード（３０〉の逆方向耐圧である。
入層（２２〉とＮ型不純物導入Ｊｉ（２３）とが形成す
るＰＮ接合ダイオード（３０〉がゲート電極（１５〉に
直列に逆方向に接続されるので、ゲート電極バッド（１
９）からみた本実ＭＯ３ＦＥＴの等偏曲なスレッシュホ
ールド電圧Ｖ ｏ −（ｏｆｆ ） ’は、Ｖ ａｓ（
ｏｆｆ） ’ ”” Ｖ ａｓ（ｏｆｆ）＋ Ｖ １”
”” ”” ”’ （１）但し、ＶＯｓ（ｏｆｆ）
はＭＯ３素子の事実上のスレッシュホールド電圧、ｖつ
は接合ダイオード（３０〉の逆方向耐圧である。
従って、第３図に示す如く良好な立上り特性を有するＭ
Ｏ５素子のスレッシュホールド電圧（Ｖ。、（ｏｆｆ）
１ ）を接合ダイオード（３０〉の逆方向耐圧ｖ８の
分だけ特性の傾きを変えずにシフト（■。。
Ｏ５素子のスレッシュホールド電圧（Ｖ。、（ｏｆｆ）
１ ）を接合ダイオード（３０〉の逆方向耐圧ｖ８の
分だけ特性の傾きを変えずにシフト（■。。
（ｏｆｆ）２）できる。
スレッシュホールド電圧Ｖａｓ（ｏｆｆ）のシフト量を
調整する第１の手段は半導体層（２１）のＰＮ接合の数
を変えることである。第４図はその一例を示し、第１図
と同じ部分には同符号を付しである。
調整する第１の手段は半導体層（２１）のＰＮ接合の数
を変えることである。第４図はその一例を示し、第１図
と同じ部分には同符号を付しである。
第１図と異るところは、半導体層（２１）のＰ型不純物
導入層（２２）とゲート電極（１５〉の周端部分（１５
ａ）とを連続的に形成して、結果ゲート電極バッド（１
９〉とゲート電極（１５）との間にＰＮ接合を２個挿入
したものである。２個のうち一方は逆方向、他方は順方
向であるから、上記スレッシュホールド電圧Ｖ。ｓ （
ｏｆｆ ）のシフト量は逆方向耐圧■、＋ダイオードの
順方向電圧Ｖ Ｆ （約０．６Ｖ）である。前記ＰＮ接
合の数を３個、４個・・・・・・と増加すれば、前記シ
フト量は逆方向耐圧ｖＩｌと順方向電圧Ｖ、とが交互に
増大していく。
導入層（２２）とゲート電極（１５〉の周端部分（１５
ａ）とを連続的に形成して、結果ゲート電極バッド（１
９〉とゲート電極（１５）との間にＰＮ接合を２個挿入
したものである。２個のうち一方は逆方向、他方は順方
向であるから、上記スレッシュホールド電圧Ｖ。ｓ （
ｏｆｆ ）のシフト量は逆方向耐圧■、＋ダイオードの
順方向電圧Ｖ Ｆ （約０．６Ｖ）である。前記ＰＮ接
合の数を３個、４個・・・・・・と増加すれば、前記シ
フト量は逆方向耐圧ｖＩｌと順方向電圧Ｖ、とが交互に
増大していく。
前記シフト量を調整する第２の手段は、Ｐ又はＮ型不純
物導入層（２２）又は（２３）の不純物濃度を調整して
逆方向耐圧Ｖえ自体を変えることである。
物導入層（２２）又は（２３）の不純物濃度を調整して
逆方向耐圧Ｖえ自体を変えることである。
これを説明する前に先ず最も適切な製造方法を第５図に
従い説明する。（ａ）先ず第５図Ａに示すように、Ｎ型
基板（１１）上にＰ型拡散層（１３）（２７）を形成し
て基板（１１）表面の酸化膜（２０〉を素子動作部分だ
けエツチング除去し、表面を再度熱酸化して清浄な膜厚
１０００人程度０ゲート酸化膜（１６）を形成する。（
ｂ）次に第５図Ｂに示すように、基板り１１）全面にノ
ンドープのポリシリコン層を堆積し、これをホトエツチ
ング処理することによりゲート電極（１５）と半導体層
（２１）を形成する。（Ｃ〉次に第５図Ｃに示すように
選択マスクを設けずにＰ型不純物、例えばポロン（Ｂ）
をイオン注入して拡散する。このイオン注入はＰ型拡散
層（１３）の浅い部分（１３ａ）となりＭＯＳＦＥＴの
チャンネル部分の不純物濃度を決定する工程であり、例
えばスレッシュホールド電圧Ｖ、、（ｏｆｆ）＝ ４
Ｖの素子を得る為には５０〜２００ＫｅＶ、 １０”
〜１０１４ａｔｏｆｆｉ５・ｃｍ−’のイオン注入を行
なう。（ｄ）次に第５図りに示すように、Ｐ型拡散層（
１３）表面の一部と半導体層（２１）のＰ型不純物導入
層（２２）となるべき部分をホトレジストから成る選択
マスク（３１）で覆い、表面からＮ型不純物、例えばリ
ン（Ｐ）をイオン注入して拡散する。この工程はソース
領域（１４）を形成し且つゲート電極（１５）の導電率
を下げる目的で行なわれるから、例えば５０〜２００Ｋ
ｅＶ、 １０ ”〜１０ ”ａｔｏｓｍｓ・ａｍ−”の
条件でイオン注入される。
従い説明する。（ａ）先ず第５図Ａに示すように、Ｎ型
基板（１１）上にＰ型拡散層（１３）（２７）を形成し
て基板（１１）表面の酸化膜（２０〉を素子動作部分だ
けエツチング除去し、表面を再度熱酸化して清浄な膜厚
１０００人程度０ゲート酸化膜（１６）を形成する。（
ｂ）次に第５図Ｂに示すように、基板り１１）全面にノ
ンドープのポリシリコン層を堆積し、これをホトエツチ
ング処理することによりゲート電極（１５）と半導体層
（２１）を形成する。（Ｃ〉次に第５図Ｃに示すように
選択マスクを設けずにＰ型不純物、例えばポロン（Ｂ）
をイオン注入して拡散する。このイオン注入はＰ型拡散
層（１３）の浅い部分（１３ａ）となりＭＯＳＦＥＴの
チャンネル部分の不純物濃度を決定する工程であり、例
えばスレッシュホールド電圧Ｖ、、（ｏｆｆ）＝ ４
Ｖの素子を得る為には５０〜２００ＫｅＶ、 １０”
〜１０１４ａｔｏｆｆｉ５・ｃｍ−’のイオン注入を行
なう。（ｄ）次に第５図りに示すように、Ｐ型拡散層（
１３）表面の一部と半導体層（２１）のＰ型不純物導入
層（２２）となるべき部分をホトレジストから成る選択
マスク（３１）で覆い、表面からＮ型不純物、例えばリ
ン（Ｐ）をイオン注入して拡散する。この工程はソース
領域（１４）を形成し且つゲート電極（１５）の導電率
を下げる目的で行なわれるから、例えば５０〜２００Ｋ
ｅＶ、 １０ ”〜１０ ”ａｔｏｓｍｓ・ａｍ−”の
条件でイオン注入される。
これで半導体層〈２１）にはリン（Ｐ）がイオン注入さ
れた部分がＮ型不純物導入層（２３）、選択マスク（３
１）で覆われた部分にＰ型不純物導入層（２２〉が形成
されてＰＮ接合が形成される。（ｅ）そして第５図Ｅに
示すように、ゲート電極（１５〉を覆うｃｖｐｍ化膜の
形成、ホトエツチングによるコンタクトホールの形成、
アルミのスパッタとホトエッチングによるソース電極（
１８）とゲート電極バッド（１９）及び接続電極（２４
）の形成、表面を保護するパッシベーション被膜〈２６
〉の形成、バッド（１９）部分の開孔というプロセスで
第１図又は第４図の構成が完成する。
れた部分がＮ型不純物導入層（２３）、選択マスク（３
１）で覆われた部分にＰ型不純物導入層（２２〉が形成
されてＰＮ接合が形成される。（ｅ）そして第５図Ｅに
示すように、ゲート電極（１５〉を覆うｃｖｐｍ化膜の
形成、ホトエツチングによるコンタクトホールの形成、
アルミのスパッタとホトエッチングによるソース電極（
１８）とゲート電極バッド（１９）及び接続電極（２４
）の形成、表面を保護するパッシベーション被膜〈２６
〉の形成、バッド（１９）部分の開孔というプロセスで
第１図又は第４図の構成が完成する。
上記最も適切な製造方法によれば、接合ダイオード（３
０）の逆方向耐圧■えは４〜６ｖの値を示す。従って素
子自体のスレッシュホールド電圧■。ｓ （ｏｆｆ ）
が４■とすると、本発明によれば８〜１０Ｖ（第４図の
例では８．６〜１０．６Ｖ）のスレッシュホールド電圧
Ｖ。（ｏｆｆ）’を有する装置が簡単に構成できる。
０）の逆方向耐圧■えは４〜６ｖの値を示す。従って素
子自体のスレッシュホールド電圧■。ｓ （ｏｆｆ ）
が４■とすると、本発明によれば８〜１０Ｖ（第４図の
例では８．６〜１０．６Ｖ）のスレッシュホールド電圧
Ｖ。（ｏｆｆ）’を有する装置が簡単に構成できる。
前記逆方向耐圧ｖｌＩを変える第２の手段は不純物濃度
を変えることであるから、前記製造工程の（ｄ）の工程
に前後して新たにマスキング工程とイオン注入工程を追
加すれば良い。この場合、Ｎ型不純物導入層（２３〉は
高濃度イオン注入が威されるから、最も好ましくは前記
製造工程の（Ｃ）と（ｄ）の間に、ボロン（Ｂ）をイオ
ン注入する工程を追加することで工程数の増大を最小限
に抑えることができる。
を変えることであるから、前記製造工程の（ｄ）の工程
に前後して新たにマスキング工程とイオン注入工程を追
加すれば良い。この場合、Ｎ型不純物導入層（２３〉は
高濃度イオン注入が威されるから、最も好ましくは前記
製造工程の（Ｃ）と（ｄ）の間に、ボロン（Ｂ）をイオ
ン注入する工程を追加することで工程数の増大を最小限
に抑えることができる。
ところで、縦型ＭＯＳＦＥＴを構成する場合、第６図に
示す如くゲートとソース間に保護用のダイオードク３２
）を追加する場合がある（例えば、特開昭５８−８４４
６１号公報）、これと本発明とを組み合わせた例を第７
図に示す。その断面構造は基本的に第１図のものと同じ
である。
示す如くゲートとソース間に保護用のダイオードク３２
）を追加する場合がある（例えば、特開昭５８−８４４
６１号公報）、これと本発明とを組み合わせた例を第７
図に示す。その断面構造は基本的に第１図のものと同じ
である。
第７図において、ゲート電極バッド（１９〉の下部には
絶縁膜を介してアイランド状の半導体層〈３３〉が設け
られ、この半導体層（３３）にはＰ型導入層（３４）と
Ｎ型導入層（３５）とが交互にリング状に設けられ、こ
れらのＰＮ接合が保護ダイオード（３２〉を形成する。
絶縁膜を介してアイランド状の半導体層〈３３〉が設け
られ、この半導体層（３３）にはＰ型導入層（３４）と
Ｎ型導入層（３５）とが交互にリング状に設けられ、こ
れらのＰＮ接合が保護ダイオード（３２〉を形成する。
最も外側のＮ型導入層（３５ａ）がコンタクト孔（３６
）を介してソース電極（１８）と、最も内側のＮ型導入
！（３５ｂ）はコンタクト孔（３７〉を介してゲート電
極バッド（１９）に夫々接続される。これでゲートとソ
ース間に保護ダイオード（３２〉が並列接続される。半
導体層（３３）の周囲にはこれを囲むようにしてゲート
電極（１５〉が延在し、ゲート電極〈１５）が島状に除
去されたゲートセル（３８〉が縦横に規則的に配置され
ると共に、露出した部分はコンタクト孔（３９）を介し
てソース電極（１８）に共通接続されている。ゲート電
極（１５）の一部にはゲートセル（３８）を配置しない
幅広の領域（４０〉があって、これはゲート電極バッド
（１９）から延在した接続電極（２４）をゲート電極（
１５）に接続する目的で設けられる。プロセスルールに
おいて各アルミ電極間の線幅は最も広くしなければなら
ないから、前記幅広の領域（４０）は比較的余裕がある
部分である。従って前記幅広の領域（４０〉内に本発明
のＰ型不純物導入層（２２〉とＮ型不純物導入層（２３
〉とを設けることによって、チップ面積の増大無くゲー
ト電極（１５〉とゲート電極パッド（１９〉間に■。（
ｏｆｆ）シフト用のダイオード（３０）を作り込むこと
ができる。
）を介してソース電極（１８）と、最も内側のＮ型導入
！（３５ｂ）はコンタクト孔（３７〉を介してゲート電
極バッド（１９）に夫々接続される。これでゲートとソ
ース間に保護ダイオード（３２〉が並列接続される。半
導体層（３３）の周囲にはこれを囲むようにしてゲート
電極（１５〉が延在し、ゲート電極〈１５）が島状に除
去されたゲートセル（３８〉が縦横に規則的に配置され
ると共に、露出した部分はコンタクト孔（３９）を介し
てソース電極（１８）に共通接続されている。ゲート電
極（１５）の一部にはゲートセル（３８）を配置しない
幅広の領域（４０〉があって、これはゲート電極バッド
（１９）から延在した接続電極（２４）をゲート電極（
１５）に接続する目的で設けられる。プロセスルールに
おいて各アルミ電極間の線幅は最も広くしなければなら
ないから、前記幅広の領域（４０）は比較的余裕がある
部分である。従って前記幅広の領域（４０〉内に本発明
のＰ型不純物導入層（２２〉とＮ型不純物導入層（２３
〉とを設けることによって、チップ面積の増大無くゲー
ト電極（１５〉とゲート電極パッド（１９〉間に■。（
ｏｆｆ）シフト用のダイオード（３０）を作り込むこと
ができる。
クト）発明の効果
以上に説明したように、本発明によればゲート電極（１
５）に直列に接合ダイオード（３０〉を接続したので、
接合ダイオード（３０〉の電位降下の分だけ等価的にス
レッシュホールド電圧Ｖ。（ｏｆｆ）’を大きくできる
。しかも素子の立上り特性自体は悪化させずに済む。従
って、立上り特性に優れ且つ等価的なスレッシュホール
ド電圧Ｖ。ｓ （ｏｆｆ ） ’が任意に大きな値をと
ることが可能な縦型ＭＯＳＦＥＴを提供できる利点を有
する。
５）に直列に接合ダイオード（３０〉を接続したので、
接合ダイオード（３０〉の電位降下の分だけ等価的にス
レッシュホールド電圧Ｖ。（ｏｆｆ）’を大きくできる
。しかも素子の立上り特性自体は悪化させずに済む。従
って、立上り特性に優れ且つ等価的なスレッシュホール
ド電圧Ｖ。ｓ （ｏｆｆ ） ’が任意に大きな値をと
ることが可能な縦型ＭＯＳＦＥＴを提供できる利点を有
する。
また、接合ダイオード（３０）を形成するのに既存の工
程を利用して行なえるので、製造工程を複雑にせずに済
む利点をも有する。
程を利用して行なえるので、製造工程を複雑にせずに済
む利点をも有する。
第１図は本発明を説明する為の断面図、第２図と第３図
は夫々本発明を説明する為の回路図と特性図、第４図は
他の実施例を説明する為の断面図、第５図Ａ乃至第５図
Ｅは製造工程を順に示す断面図、第６図と第７図は夫々
さらに他の実施例を説明する為の回路図と平面図、第８
図は従来例を説明する為の断面図である。
は夫々本発明を説明する為の回路図と特性図、第４図は
他の実施例を説明する為の断面図、第５図Ａ乃至第５図
Ｅは製造工程を順に示す断面図、第６図と第７図は夫々
さらに他の実施例を説明する為の回路図と平面図、第８
図は従来例を説明する為の断面図である。
Claims (6)
- （１）共通ドレインとなる第１導電型半導体基体と、 該半導体基体の表面の一部に形成した第２導電型の半導
体領域と、 該第２導電型半導体領域の表面の一部に形成したソース
となる第１導電型の半導体領域と、ソース・ドレイン間
の前記第２導電型半導体領域のチャンネル部上に絶縁膜
を介して設けたゲート電極と、 前記基体上に絶縁膜を介して設けられた半導体層中の一
部に形成した第１導電型不純物導入層と、 該第１導電型不純物導入層とＰＮ接合を形成して隣接す
る第２導電型不純物導入層と、 前記ゲート電極と前記ゲート電極の取出し電極となるゲ
ート電極パッドとの間に、前記第１と第２導電型不純物
導入層が形成するＰＮ接合を直列接続したことを特徴と
する縦ＭＯＳＦＥＴ。 - （２）前記第１および第２導電型不純物導入層は前記ゲ
ート電極と同じポリシリコン層から成ることを特徴とす
る請求項第１項に記載の縦型ＭＯＳＦＥＴ。 - （３）前記第１導電型不純物導入層は前記ソース領域が
受ける不純物導入量と同量の不純物が導入されているこ
とを特徴とする請求項第１項に記載の縦型ＭＯＳＦＥＴ
。 - （４）前記第１導電型不純物導入層は前記ソース領域が
受ける不純物導入量と同量の不純物が導入され且つ前記
第２導電型不純物導入層は前記第２導電型半導体領域の
チャンネル部が受ける不純物導入量と同量の不純物が導
入されていることを特徴とする請求項第１項に記載の縦
型ＭＯＳＦＥＴ。 - （５）前記ゲート電極パッドと前記ゲート電極との間に
、前記半導体層中の第１導電型不純物導入層と第２導電
型不純物導入層とが形成するＰＮ接合を複数個挿入した
ことを特徴とする請求項第１項に記載の縦型ＭＯＳＦＥ
Ｔ。 - （６）前記第１と第２導電型不純物導入層が形成するＰ
Ｎ接合を複数個直列接続したことを特徴とする請求項第
１項に記載の縦型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208133A JP2919494B2 (ja) | 1989-08-10 | 1989-08-10 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208133A JP2919494B2 (ja) | 1989-08-10 | 1989-08-10 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371673A true JPH0371673A (ja) | 1991-03-27 |
| JP2919494B2 JP2919494B2 (ja) | 1999-07-12 |
Family
ID=16551180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208133A Expired - Lifetime JP2919494B2 (ja) | 1989-08-10 | 1989-08-10 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919494B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521803A (ja) * | 1991-07-12 | 1993-01-29 | Matsushita Electric Works Ltd | 絶縁ゲート型電界効果半導体装置 |
| US7732869B2 (en) * | 2006-09-28 | 2010-06-08 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device |
| US7825474B2 (en) | 2006-09-28 | 2010-11-02 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device and PN junction diodes |
| US8106460B2 (en) | 2008-04-21 | 2012-01-31 | Sanyo Semiconductor Co., Ltd. | Insulated gate semiconductor device |
| US9349721B2 (en) | 2011-09-29 | 2016-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1989
- 1989-08-10 JP JP1208133A patent/JP2919494B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521803A (ja) * | 1991-07-12 | 1993-01-29 | Matsushita Electric Works Ltd | 絶縁ゲート型電界効果半導体装置 |
| US7732869B2 (en) * | 2006-09-28 | 2010-06-08 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device |
| US7825474B2 (en) | 2006-09-28 | 2010-11-02 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device and PN junction diodes |
| US8344457B2 (en) | 2006-09-28 | 2013-01-01 | Sanyo Semiconductor Co., Ltd. | Insulated-gate semiconductor device with protection diode |
| US8106460B2 (en) | 2008-04-21 | 2012-01-31 | Sanyo Semiconductor Co., Ltd. | Insulated gate semiconductor device |
| US9349721B2 (en) | 2011-09-29 | 2016-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2919494B2 (ja) | 1999-07-12 |
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