JP2000188399A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- JP2000188399A JP2000188399A JP11294469A JP29446999A JP2000188399A JP 2000188399 A JP2000188399 A JP 2000188399A JP 11294469 A JP11294469 A JP 11294469A JP 29446999 A JP29446999 A JP 29446999A JP 2000188399 A JP2000188399 A JP 2000188399A
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Abstract
(57)【要約】
【課題】 不純物の外部拡散を抑制し、ソース電極と接
続されるソース領域のコンタクト抵抗が高くならないよ
うにする。 【解決手段】 ｎ+ 型ソース領域４のうち、ソース電極
１０に接続される上面より所定深さ深くなった位置に、
窒素をドーパントとする領域４ａを形成し、領域４ｂよ
りも浅くソース電極に接触する位置に窒素よりも質量の
大きなリンをドーパントとする領域４ｂを形成する。窒
素よりも質量の大きなリンは、質量が重い分だけ拡散速
度が遅くなり、窒素に比して外部拡散しにくくなる。こ
れにより、ｎ+ 型ソース領域４のうち、ソース電極１０
と接触する部分における外部拡散を少なくでき、ｎ+ 型
ソース領域４のコンタクト抵抗が高くならないようにで
きる。
続されるソース領域のコンタクト抵抗が高くならないよ
うにする。 【解決手段】 ｎ+ 型ソース領域４のうち、ソース電極
１０に接続される上面より所定深さ深くなった位置に、
窒素をドーパントとする領域４ａを形成し、領域４ｂよ
りも浅くソース電極に接触する位置に窒素よりも質量の
大きなリンをドーパントとする領域４ｂを形成する。窒
素よりも質量の大きなリンは、質量が重い分だけ拡散速
度が遅くなり、窒素に比して外部拡散しにくくなる。こ
れにより、ｎ+ 型ソース領域４のうち、ソース電極１０
と接触する部分における外部拡散を少なくでき、ｎ+ 型
ソース領域４のコンタクト抵抗が高くならないようにで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】炭化珪素半導体装置、例えばｎチャネル
タイプの縦型パワーＭＯＳＦＥＴでは、ソース電極との
接続部分に、ｎ型不純物が高濃度にドーピングされたｎ
+ 型ソース領域が備えられる。
タイプの縦型パワーＭＯＳＦＥＴでは、ソース電極との
接続部分に、ｎ型不純物が高濃度にドーピングされたｎ
+ 型ソース領域が備えられる。
【０００３】このｎ+ 型ソース領域は、ｎ型不純物であ
る窒素（Ｎ）を高濃度にドーピングしたのち、窒素を活
性化させることによって形成される。このとき、ソース
電極とのコンタクト抵抗を低減すべく、またｎ+ 型ソー
ス領域の抵抗値ができるだけ低くなるように、ｎ+ 型ソ
ース領域をできるだけ高濃度で形成するようにしてい
る。
る窒素（Ｎ）を高濃度にドーピングしたのち、窒素を活
性化させることによって形成される。このとき、ソース
電極とのコンタクト抵抗を低減すべく、またｎ+ 型ソー
ス領域の抵抗値ができるだけ低くなるように、ｎ+ 型ソ
ース領域をできるだけ高濃度で形成するようにしてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、窒素を
活性化させる際に行う熱処理時に、窒素が外部拡散（Ｏ
ｕｔ ｄｉｆｆｕｓｉｏｎ）してしまい、ｎ+ 型ソース
領域の表層部、つまりソース電極とのコンタクト部分に
おいてｎ+ 型ソース領域の濃度が低下してしまい、ソー
ス電極とｎ+ 型ソース領域とのコンタクト抵抗、及びｎ
+ 型ソース領域のシート抵抗が高くなるという問題があ
る。
活性化させる際に行う熱処理時に、窒素が外部拡散（Ｏ
ｕｔ ｄｉｆｆｕｓｉｏｎ）してしまい、ｎ+ 型ソース
領域の表層部、つまりソース電極とのコンタクト部分に
おいてｎ+ 型ソース領域の濃度が低下してしまい、ソー
ス電極とｎ+ 型ソース領域とのコンタクト抵抗、及びｎ
+ 型ソース領域のシート抵抗が高くなるという問題があ
る。
【０００５】本発明は上記問題に鑑みて成され、不純物
の外部拡散を抑制し、ソース電極と接続されるソース領
域のコンタクト抵抗、及びソース領域のシート抵抗が高
くならないようにすることを目的とする。
の外部拡散を抑制し、ソース電極と接続されるソース領
域のコンタクト抵抗、及びソース領域のシート抵抗が高
くならないようにすることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。
め、以下の技術的手段を採用する。
【０００７】請求項１に記載の発明においては、ソース
領域（４）を形成する工程は、該ソース領域のうち、ソ
ース電極（１０）に接続される上面から所定深さ深くな
った位置に、第１ドーパントを含む第１ソース領域（４
ａ）を形成する工程と、第１のソース領域よりも浅い位
置に第１ドーパントよりも質量の大きな第２ドーパント
を含む第２ソース領域（４ｂ）を形成する工程と、を含
んでいることを特徴としている。
領域（４）を形成する工程は、該ソース領域のうち、ソ
ース電極（１０）に接続される上面から所定深さ深くな
った位置に、第１ドーパントを含む第１ソース領域（４
ａ）を形成する工程と、第１のソース領域よりも浅い位
置に第１ドーパントよりも質量の大きな第２ドーパント
を含む第２ソース領域（４ｂ）を形成する工程と、を含
んでいることを特徴としている。
【０００８】第１ドーパントよりも質量の大きな第２ド
ーパントは、質量が重い分だけ拡散速度が遅くなり、第
１ドーパントに比して外部拡散しにくくなる。
ーパントは、質量が重い分だけ拡散速度が遅くなり、第
１ドーパントに比して外部拡散しにくくなる。
【０００９】このため、ソース領域のうち、ソース電極
に接続される上面から所定深さ深くなった位置に、第１
ドーパントを含む第１ソース領域を形成し、第１のソー
ス領域よりも浅い位置は第１ドーパントよりも質量の大
きな第２ドーパントを含む第２ソース領域を形成するよ
うにすれば、ソース電極と接触する部分における外部拡
散を少なくでき、ソース領域のコンタクト抵抗及びソー
ス領域のシート抵抗が高くならないようにできる。
に接続される上面から所定深さ深くなった位置に、第１
ドーパントを含む第１ソース領域を形成し、第１のソー
ス領域よりも浅い位置は第１ドーパントよりも質量の大
きな第２ドーパントを含む第２ソース領域を形成するよ
うにすれば、ソース電極と接触する部分における外部拡
散を少なくでき、ソース領域のコンタクト抵抗及びソー
ス領域のシート抵抗が高くならないようにできる。
【００１０】なお、請求項２に示すように、ベース領域
（３）の表層部に第１導電型の表面チャネル層（５）を
形成する蓄積型の炭化珪素半導体装置においても請求項
１と同様の効果を得ることができる。
（３）の表層部に第１導電型の表面チャネル層（５）を
形成する蓄積型の炭化珪素半導体装置においても請求項
１と同様の効果を得ることができる。
【００１１】請求項３に記載の発明においては、第１ソ
ース領域を形成するためのマスクと、第２ソース領域を
形成するためのマスクとを同一マスクで兼用することを
特徴としている。
ース領域を形成するためのマスクと、第２ソース領域を
形成するためのマスクとを同一マスクで兼用することを
特徴としている。
【００１２】これにより、第１ソース領域と第２ソース
領域とがずれることなく形成できる。そのため、ずれ量
を考慮したセル設計の必要がなく、セルサイズを小さく
できる。また、マスクの兼用により製造工程の簡略化を
図ることができる。
領域とがずれることなく形成できる。そのため、ずれ量
を考慮したセル設計の必要がなく、セルサイズを小さく
できる。また、マスクの兼用により製造工程の簡略化を
図ることができる。
【００１３】請求項４の発明によれば、表面にチャネル
を形成するラテラルＭＯＳＦＥＴにおいて、ウェル領域
（１０３）とドレイン領域（１０７）との間の接合部の
うちドレイン領域側が軽いドーパントのイオン注入によ
り形成されているため、イオン注入時に生じる欠陥が少
なく、接合部の逆リーク電流が少なくなり良好にラテラ
ルＭＯＳＦＥＴを動作させることができる。
を形成するラテラルＭＯＳＦＥＴにおいて、ウェル領域
（１０３）とドレイン領域（１０７）との間の接合部の
うちドレイン領域側が軽いドーパントのイオン注入によ
り形成されているため、イオン注入時に生じる欠陥が少
なく、接合部の逆リーク電流が少なくなり良好にラテラ
ルＭＯＳＦＥＴを動作させることができる。
【００１４】請求項５に記載の発明によれば、ソース電
極（５７）とベース電極（５８）を別々に信号を与える
ような縦型の構造においても、請求項４と同様にソース
領域を形成する場合の接合部が軽いドーパントのイオン
注入により形成されているため、イオン注入時に生じる
欠陥が少なく、接合部の逆方向リーク電流が少なくな
り、良好に縦型ＭＯＳＦＥＴを動作させることができ
る。
極（５７）とベース電極（５８）を別々に信号を与える
ような縦型の構造においても、請求項４と同様にソース
領域を形成する場合の接合部が軽いドーパントのイオン
注入により形成されているため、イオン注入時に生じる
欠陥が少なく、接合部の逆方向リーク電流が少なくな
り、良好に縦型ＭＯＳＦＥＴを動作させることができ
る。
【００１５】なお、請求項６に示すように、軽い第１ド
ーパントを窒素、重い第２ドーパントをリンとすること
により、請求項１乃至５に示す効果を得ることができ
る。また、このようにすると、窒素はリンに比べ活性化
エネルギーが小さいため、リンのみを用いて同じ不純物
濃度プロファイルを形成した場合に比べてキャリア濃度
を高くすることができる。その結果、ソース領域のシー
ト抵抗を低くすることができる。
ーパントを窒素、重い第２ドーパントをリンとすること
により、請求項１乃至５に示す効果を得ることができ
る。また、このようにすると、窒素はリンに比べ活性化
エネルギーが小さいため、リンのみを用いて同じ不純物
濃度プロファイルを形成した場合に比べてキャリア濃度
を高くすることができる。その結果、ソース領域のシー
ト抵抗を低くすることができる。
【００１６】請求項８及び９の発明によれば、窒素をド
ーパントとする場合に、ソース領域とソース電極材との
接触は良好なオーミック特性が得られるため、リンのみ
をドーパントとしてソース領域を形成した場合のような
ショットキー的な特性とならず、コンタクト抵抗を低く
することができる。
ーパントとする場合に、ソース領域とソース電極材との
接触は良好なオーミック特性が得られるため、リンのみ
をドーパントとしてソース領域を形成した場合のような
ショットキー的な特性とならず、コンタクト抵抗を低く
することができる。
【００１７】なお、請求項７及び８のように、第２ドー
パントの存在により外方拡散が抑制されるため、第１ド
ーパントは、ソース電極と接触する部分までイオン注入
してもよい。また、このようにすると、第１ドーパント
により形成される第１ソース領域の体積を大きくするこ
とができるため、請求項１の構造に比べてソース領域の
シート抵抗をさらに低くすることができる。
パントの存在により外方拡散が抑制されるため、第１ド
ーパントは、ソース電極と接触する部分までイオン注入
してもよい。また、このようにすると、第１ドーパント
により形成される第１ソース領域の体積を大きくするこ
とができるため、請求項１の構造に比べてソース領域の
シート抵抗をさらに低くすることができる。
【００１８】請求項１１に記載の発明においては、ソー
ス領域は、ソース電極と接触する上面から所定深さ深く
なった位置に第１ドーパントを含む第１ソース領域を有
し、かつ該第１のソース領域よりも浅くソース電極と接
触する位置に第１ドーパントよりも質量の大きな第２ド
ーパントを含む第２ソース領域を有していることを特徴
としている。
ス領域は、ソース電極と接触する上面から所定深さ深く
なった位置に第１ドーパントを含む第１ソース領域を有
し、かつ該第１のソース領域よりも浅くソース電極と接
触する位置に第１ドーパントよりも質量の大きな第２ド
ーパントを含む第２ソース領域を有していることを特徴
としている。
【００１９】このように、ソース電極と接触する位置に
形成された第２ソース領域が、第２ソース領域よりも接
合深さの深い位置に形成される第１ソース領域よりも質
量の重い第２ドーパントを用いて形成されるようにする
ことで、ソース領域のコンタクト抵抗を低くすることが
できる。
形成された第２ソース領域が、第２ソース領域よりも接
合深さの深い位置に形成される第１ソース領域よりも質
量の重い第２ドーパントを用いて形成されるようにする
ことで、ソース領域のコンタクト抵抗を低くすることが
できる。
【００２０】また、請求項１２に示すように、ソース領
域は、ソース電極と接触する上面から所定深さの位置ま
で第１ドーパントを含む第１ソース領域（４ｃ）を有
し、かつ、少なくとも該第１ソース領域と前記ソース電
極とが接触する上面において重なるように前記第１ドー
パントよりも質量の重い第２ドーパントを含む第２ソー
ス領域（４ｂ）を有しているものであっても、請求項１
１と同様の効果を得ることができる。
域は、ソース電極と接触する上面から所定深さの位置ま
で第１ドーパントを含む第１ソース領域（４ｃ）を有
し、かつ、少なくとも該第１ソース領域と前記ソース電
極とが接触する上面において重なるように前記第１ドー
パントよりも質量の重い第２ドーパントを含む第２ソー
ス領域（４ｂ）を有しているものであっても、請求項１
１と同様の効果を得ることができる。
【００２１】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。
実施形態記載の具体的手段との対応関係を示すものであ
る。
【００２２】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。
について説明する。
【００２３】図１に、本発明の一実施形態を適用して形
成したノーマリオフ型のｎチャネルタイププレーナ型の
ＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）
の断面構成を示す。本デバイスは、インバータや車両用
オルタネータのレクチファイヤに適用すると好適なもの
である。以下、図１に基づいて縦型パワーＭＯＳＦＥＴ
の構造について説明する。
成したノーマリオフ型のｎチャネルタイププレーナ型の
ＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）
の断面構成を示す。本デバイスは、インバータや車両用
オルタネータのレクチファイヤに適用すると好適なもの
である。以下、図１に基づいて縦型パワーＭＯＳＦＥＴ
の構造について説明する。
【００２４】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。
【００２５】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＢをドーパントとして形
成されており、略１×１０17ｃｍ-3以上の濃度となって
いる。
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＢをドーパントとして形
成されており、略１×１０17ｃｍ-3以上の濃度となって
いる。
【００２６】また、ｐ型ベース領域３の表層部の所定領
域には、該ベース領域３よりも浅い低抵抗なｎ+ 型ソー
ス領域４が形成されている。このｎ+ 型ソース領域４の
うち接合深さの深い領域（第１ソース領域）４ａは、ｎ
型不純物として比較的質量の軽い窒素（Ｎ）がドーピン
グされて構成されており、ｎ+ 型ソース領域４のうち接
合深さの浅い領域（第２ソース領域）４ｂは、ｎ型不純
物として窒素よりも質量の重いリン（Ｐ）等がドーピン
グされて構成されている。
域には、該ベース領域３よりも浅い低抵抗なｎ+ 型ソー
ス領域４が形成されている。このｎ+ 型ソース領域４の
うち接合深さの深い領域（第１ソース領域）４ａは、ｎ
型不純物として比較的質量の軽い窒素（Ｎ）がドーピン
グされて構成されており、ｎ+ 型ソース領域４のうち接
合深さの浅い領域（第２ソース領域）４ｂは、ｎ型不純
物として窒素よりも質量の重いリン（Ｐ）等がドーピン
グされて構成されている。
【００２７】具体的には、図２に示す各要素の濃度プロ
ファイルに示されるように、リン（Ｐ）の濃度は、ｎ+
型ソース領域４の表面から所定深さまでの間で最も濃く
なっており、窒素（Ｎ）の濃度は、ｎ+ 型ソース領域４
の表面より所定深さ深くなった位置から最も濃くなって
いる。このように、領域４ａと領域４ｂはそれぞれ、窒
素が最も濃くなる部分とリンが最も濃くなる部分を区別
したものであり、実際には領域４ａと領域４ｂとの界面
近傍において窒素とリンが混在した状態となっている。
ファイルに示されるように、リン（Ｐ）の濃度は、ｎ+
型ソース領域４の表面から所定深さまでの間で最も濃く
なっており、窒素（Ｎ）の濃度は、ｎ+ 型ソース領域４
の表面より所定深さ深くなった位置から最も濃くなって
いる。このように、領域４ａと領域４ｂはそれぞれ、窒
素が最も濃くなる部分とリンが最も濃くなる部分を区別
したものであり、実際には領域４ａと領域４ｂとの界面
近傍において窒素とリンが混在した状態となっている。
【００２８】また、図２から分かるように、領域４ｂに
おいてリンはｎ+ 型ソース領域４の表面から内部にかけ
て全体的に高濃度となっている。
おいてリンはｎ+ 型ソース領域４の表面から内部にかけ
て全体的に高濃度となっている。
【００２９】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時に
チャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層
５を表面チャネル層という。
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時に
チャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層
５を表面チャネル層という。
【００３０】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。このような構成で、蓄積
型モードとして動作させることにより、反転型に比べて
チャネル部の移動度を高くすることができ、チャネル抵
抗を低くすることができる。その結果、低オン抵抗化が
図られている。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。このような構成で、蓄積
型モードとして動作させることにより、反転型に比べて
チャネル部の移動度を高くすることができ、チャネル抵
抗を低くすることができる。その結果、低オン抵抗化が
図られている。
【００３１】そして、ｐ型ベース領域３の間に位置する
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。
【００３２】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この
絶縁膜９の上にはソース電極１０が形成され、ソース電
極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この
絶縁膜９の上にはソース電極１０が形成され、ソース電
極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
【００３３】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図３〜図５に基づいて説明する。
を、図３〜図５に基づいて説明する。
【００３４】〔図３（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長させる。本例では、ｎ- 型エピ層２は下
地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈ
または３Ｃ−ＳｉＣ層となる。
Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長させる。本例では、ｎ- 型エピ層２は下
地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈ
または３Ｃ−ＳｉＣ層となる。
【００３５】〔図３（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。このとき、イオン注入条
件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2と
している。その後、熱処理として、１６００℃、３０分
間の活性化アニールを施し、不純物注入層３０における
Ｂを活性化させてｐ型ベース領域３を形成する。これに
より、ｐ型ベース領域３の間においてＪ−ＦＥＴ部６が
形成される。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。このとき、イオン注入条
件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2と
している。その後、熱処理として、１６００℃、３０分
間の活性化アニールを施し、不純物注入層３０における
Ｂを活性化させてｐ型ベース領域３を形成する。これに
より、ｐ型ベース領域３の間においてＪ−ＦＥＴ部６が
形成される。
【００３６】〔図３（ｃ）に示す工程〕ＬＴＯ膜２０を
除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エ
ピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚
が０．３μｍ以下のｎ型の表面チャネル層５をエピタキ
シャル成長させる。
除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エ
ピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚
が０．３μｍ以下のｎ型の表面チャネル層５をエピタキ
シャル成長させる。
【００３７】このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
【００３８】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
【００３９】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
【００４０】また、図１に示すように、ｐ型ベース領域
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。
【００４１】なお、ｐ型ベース領域３の不純物濃度を高
くすることによりビルトイン電圧をより大きく利用する
ことができる。
くすることによりビルトイン電圧をより大きく利用する
ことができる。
【００４２】以上の構成により、蓄積型モードで動作す
るノーマリオフ型のＭＯＳＦＥＴを形成することができ
る。
るノーマリオフ型のＭＯＳＦＥＴを形成することができ
る。
【００４３】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際におけるｐ型
ベース領域３を形成するドーパントと、ｎ+ 型ソース領
域４を形成するドーパントの熱拡散の拡散量の制御が困
難であるため、上記構成と同様の蓄積型モードで動作
し、かつノーマリオフ型のＭＯＳＦＥＴを製造すること
が困難となる。このため、本実施形態のようにＳｉＣを
用いることにより、シリコンを用いた場合と比べて精度
良く縦型パワーＭＯＳＦＥＴを製造することができる。
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際におけるｐ型
ベース領域３を形成するドーパントと、ｎ+ 型ソース領
域４を形成するドーパントの熱拡散の拡散量の制御が困
難であるため、上記構成と同様の蓄積型モードで動作
し、かつノーマリオフ型のＭＯＳＦＥＴを製造すること
が困難となる。このため、本実施形態のようにＳｉＣを
用いることにより、シリコンを用いた場合と比べて精度
良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００４４】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００４５】〔図４（ａ）に示す工程〕次に、表面チャ
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてｎ型不純物である窒素（Ｎ）をイオン注
入する。このときのイオン注入条件は、温度を７００℃
とし、イオン注入エネルギーを変えながら（例えば、２
００ｅＶ、１３０ｅＶ）、ドーズ量が５×１０15ｃｍ-2
となるようにしている。これにより、表面チャネル層５
の表面から所定深さの深くなった領域４ａに、窒素がド
ーピングされる。
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてｎ型不純物である窒素（Ｎ）をイオン注
入する。このときのイオン注入条件は、温度を７００℃
とし、イオン注入エネルギーを変えながら（例えば、２
００ｅＶ、１３０ｅＶ）、ドーズ量が５×１０15ｃｍ-2
となるようにしている。これにより、表面チャネル層５
の表面から所定深さの深くなった領域４ａに、窒素がド
ーピングされる。
【００４６】〔図４（ｂ）に示す工程〕さらに、ＬＴＯ
膜２１をマスクとして、窒素よりも質量の重いｎ型不純
物であるリン（Ｐ）をイオン注入する。このときのイオ
ン注入条件は、温度を７００℃とし、イオン注入エネル
ギーを変えながら（例えば、２００ｅＶ、１２０ｅＶ、
６０ｅＶ、２５ｅＶ）、ドーズ量が３．５×１０15ｃｍ
-2となるようにしている。これにより、表面チャネル層
５の表面から所定深さまでの領域４ｂに、リンがドーピ
ングされる。
膜２１をマスクとして、窒素よりも質量の重いｎ型不純
物であるリン（Ｐ）をイオン注入する。このときのイオ
ン注入条件は、温度を７００℃とし、イオン注入エネル
ギーを変えながら（例えば、２００ｅＶ、１２０ｅＶ、
６０ｅＶ、２５ｅＶ）、ドーズ量が３．５×１０15ｃｍ
-2となるようにしている。これにより、表面チャネル層
５の表面から所定深さまでの領域４ｂに、リンがドーピ
ングされる。
【００４７】この後、熱処理によって注入されたｎ型不
純物イオン（窒素及びリン）を活性化させてｎ+ 型ソー
ス領域４を形成する。
純物イオン（窒素及びリン）を活性化させてｎ+ 型ソー
ス領域４を形成する。
【００４８】このとき、リンは窒素に比して質量が重い
ため、熱処理の際の拡散速度が遅く、窒素のみをドーパ
ントとしてｎ+ 型ソース領域４を形成する場合に比して
外部拡散する量が少ない。
ため、熱処理の際の拡散速度が遅く、窒素のみをドーパ
ントとしてｎ+ 型ソース領域４を形成する場合に比して
外部拡散する量が少ない。
【００４９】このため、上述した図２に示されるよう
に、ｎ+ 型ソース領域４の表層部にリンが高濃度に残
り、ｎ+ 型ソース領域４のうちソース電極１０（図１参
照）とのコンタクト部分となる領域４ｂを高濃度、つま
り低抵抗にすることができる。
に、ｎ+ 型ソース領域４の表層部にリンが高濃度に残
り、ｎ+ 型ソース領域４のうちソース電極１０（図１参
照）とのコンタクト部分となる領域４ｂを高濃度、つま
り低抵抗にすることができる。
【００５０】これにより、接合深さの深い領域４ａにお
いては高濃度の窒素がドーピングされ、接合深さの浅い
領域４ｂにおいては高濃度のリンがドーピングされたｎ
+ 型ソース領域４が形成できる。そして、このような構
成では、窒素のエネルギー準位が５２．１ｍｅＶ、リン
のエネルギー準位が８５．０ｍｅＶであることから、同
じ不純物濃度を与えた場合には、窒素の方のキャリア濃
度が高くなる。このため、リンのみで同じ不純物プロフ
ァイルを形成したものに比べｎ+ 型ソース領域４の抵抗
を小さくすることができる。
いては高濃度の窒素がドーピングされ、接合深さの浅い
領域４ｂにおいては高濃度のリンがドーピングされたｎ
+ 型ソース領域４が形成できる。そして、このような構
成では、窒素のエネルギー準位が５２．１ｍｅＶ、リン
のエネルギー準位が８５．０ｍｅＶであることから、同
じ不純物濃度を与えた場合には、窒素の方のキャリア濃
度が高くなる。このため、リンのみで同じ不純物プロフ
ァイルを形成したものに比べｎ+ 型ソース領域４の抵抗
を小さくすることができる。
【００５１】なお、領域４ａと領域４ｂとの界面近傍に
おける窒素とリンが共存する部分では、窒素とリンのど
ちらもドナー（負の電荷）であることから、結晶内で反
発しあって互いに離れた位置で安定に存在することにな
る。このため、通常、窒素のエネルギー準位は５２．１
ｍｅＶであり、リンのエネルギー準位は８５．０ｍｅＶ
であるが、この窒素とリンが共存する部分においてはエ
ネルギー準位を窒素のエネルギー準位よりも低くするこ
とができるという効果も得られる。
おける窒素とリンが共存する部分では、窒素とリンのど
ちらもドナー（負の電荷）であることから、結晶内で反
発しあって互いに離れた位置で安定に存在することにな
る。このため、通常、窒素のエネルギー準位は５２．１
ｍｅＶであり、リンのエネルギー準位は８５．０ｍｅＶ
であるが、この窒素とリンが共存する部分においてはエ
ネルギー準位を窒素のエネルギー準位よりも低くするこ
とができるという効果も得られる。
【００５２】〔図４（ｃ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ型ベース領域３上の表
面チャネル層５を部分的にエッチング除去する。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ型ベース領域３上の表
面チャネル層５を部分的にエッチング除去する。
【００５３】〔図５（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
【００５４】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。
【００５５】〔図５（ｂ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
【００５６】この後、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置したの
ち、１０００℃のアニールを行うと図１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。
りソース電極１０及びドレイン電極１１を配置したの
ち、１０００℃のアニールを行うと図１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。
【００５７】このようにして完成した縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
ＦＥＴの作用（動作）を説明する。
【００５８】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
【００５９】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
【００６０】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
【００６１】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
【００６２】ここで、図１に示す縦型パワーＭＯＳＦＥ
Ｔについて、ゲート電極８への印加電圧を変化させて、
ドレイン電流の変化を調べた。その結果を図６に示す。
なお、参考として、図１に示す縦型パワーＭＯＳＦＥＴ
のうちｎ+ 型ソース領域４をｎ型不純物として窒素のみ
をドーピングしたものについての実験結果も図６中に点
線で示す。
Ｔについて、ゲート電極８への印加電圧を変化させて、
ドレイン電流の変化を調べた。その結果を図６に示す。
なお、参考として、図１に示す縦型パワーＭＯＳＦＥＴ
のうちｎ+ 型ソース領域４をｎ型不純物として窒素のみ
をドーピングしたものについての実験結果も図６中に点
線で示す。
【００６３】ドレイン電流の変化は、縦型パワーＭＯＳ
ＦＥＴのコンタクト抵抗の大きさに依存しており、ゲー
ト電極８へ同等の電圧を印加した場合に、ドレイン電流
が大きいほどコンタクト抵抗が小さいことを示してい
る。
ＦＥＴのコンタクト抵抗の大きさに依存しており、ゲー
ト電極８へ同等の電圧を印加した場合に、ドレイン電流
が大きいほどコンタクト抵抗が小さいことを示してい
る。
【００６４】この図６の結果から分かるように、ｎ+ 型
ソース領域４の接合深さが深い領域４ａは窒素をドーパ
ントとし、接合深さの浅い領域４ｂはリンをドーパント
とした場合の方が、ｎ+ 型ソース領域４のドーパントと
して窒素のみを用いた場合に比してコンタクト抵抗が小
さくなっている。
ソース領域４の接合深さが深い領域４ａは窒素をドーパ
ントとし、接合深さの浅い領域４ｂはリンをドーパント
とした場合の方が、ｎ+ 型ソース領域４のドーパントと
して窒素のみを用いた場合に比してコンタクト抵抗が小
さくなっている。
【００６５】この結果からも、ｎ+ 型ソース領域４のう
ち接合深さの浅い領域４ｂのドーパントとして窒素より
も質量の重いリン等を用いることにより、ｎ+ 型ソース
領域４の表層部からの外部拡散によって不純物濃度が低
下することを防止でき、コンタクト抵抗を低減できると
いえる。
ち接合深さの浅い領域４ｂのドーパントとして窒素より
も質量の重いリン等を用いることにより、ｎ+ 型ソース
領域４の表層部からの外部拡散によって不純物濃度が低
下することを防止でき、コンタクト抵抗を低減できると
いえる。
【００６６】さらに、窒素とリンとをドーパントとして
ｎ+ 型ソース領域４を形成した場合におけるシート抵抗
を調べた。具体的には、ＴＬＭ法を用いてｎ+ 型ソース
領域４のコンタクト部の長さ（ｄ）を変え、それぞれの
抵抗値（Ｒ）の計測を行った。この結果を図７に示す。
なお、本図中に参考としてｎ+ 型ソース領域４のドーパ
ントを窒素のみとした場合における抵抗値の変化を点線
で示す。この図において、コンタクト間隔を変化させた
場合の抵抗値の変化率、すなわちグラフの傾きがシート
抵抗に比例する。
ｎ+ 型ソース領域４を形成した場合におけるシート抵抗
を調べた。具体的には、ＴＬＭ法を用いてｎ+ 型ソース
領域４のコンタクト部の長さ（ｄ）を変え、それぞれの
抵抗値（Ｒ）の計測を行った。この結果を図７に示す。
なお、本図中に参考としてｎ+ 型ソース領域４のドーパ
ントを窒素のみとした場合における抵抗値の変化を点線
で示す。この図において、コンタクト間隔を変化させた
場合の抵抗値の変化率、すなわちグラフの傾きがシート
抵抗に比例する。
【００６７】この図に示されるように、窒素とリンとを
ドーパントとしてｎ+ 型ソース領域４を形成した場合の
方が、ドーパントを窒素のみとした場合に比してシート
抵抗を低くすることができるという効果も得られる。
ドーパントとしてｎ+ 型ソース領域４を形成した場合の
方が、ドーパントを窒素のみとした場合に比してシート
抵抗を低くすることができるという効果も得られる。
【００６８】（第２実施形態）本発明の第２実施形態に
ついて説明する。第１実施形態では、ｎ+型ソース領域
４のうち質量の軽い窒素で形成した領域４ａが、窒素よ
りも質量の重い領域４ｂよりも深くなるようにしたが、
本実施形態のように、領域４ａによって領域４ｂが完全
に覆われ、領域４ｂがｐ型ベース領域３から離間される
ようにしてもよい。図８に、本実施形態におけるＭＯＳ
ＦＥＴの製造工程を示し、図８に基づいて本実施形態に
おけるＭＯＳＦＥＴの製造方法を説明する。なお、本実
施形態のＭＯＳＦＥＴは第１実施形態のＭＯＳＦＥＴと
ほぼ同様の構成となるため、異なる部分についてのみ説
明する。
ついて説明する。第１実施形態では、ｎ+型ソース領域
４のうち質量の軽い窒素で形成した領域４ａが、窒素よ
りも質量の重い領域４ｂよりも深くなるようにしたが、
本実施形態のように、領域４ａによって領域４ｂが完全
に覆われ、領域４ｂがｐ型ベース領域３から離間される
ようにしてもよい。図８に、本実施形態におけるＭＯＳ
ＦＥＴの製造工程を示し、図８に基づいて本実施形態に
おけるＭＯＳＦＥＴの製造方法を説明する。なお、本実
施形態のＭＯＳＦＥＴは第１実施形態のＭＯＳＦＥＴと
ほぼ同様の構成となるため、異なる部分についてのみ説
明する。
【００６９】まず、第１実施形態と同様に、図３（ａ）
〜（ｃ）に示す工程を行う。その後、以下に説明する図
８（ａ）、（ｂ）の工程を施したのち、第１実施形態と
同様に図４（ｃ）以降の工程を施すことで、本実施形態
におけるＭＯＳＦＥＴが製造される。 〔図８（ａ）に示す工程〕表面チャネル層５の上の所定
領域に、ＬＴＯ膜２１を配置し、これをマスクとしてｎ
型不純物であるリン（Ｐ）をイオン注入する。この時の
イオン注入条件は、温度を７００℃とし、イオン注入エ
ネルギーを変えながら（例えば、２００ｋｅＶ、１２０
ｋｅＶ、６０ｋｅＶ、２５ｋｅＶ）、ドーズ量が３．５
×１０15ｃｍ-2となるようにしている。これにより、表
面チャネル層５の表面から所定深さまでの領域４ｂにリ
ンがドーピングされる。
〜（ｃ）に示す工程を行う。その後、以下に説明する図
８（ａ）、（ｂ）の工程を施したのち、第１実施形態と
同様に図４（ｃ）以降の工程を施すことで、本実施形態
におけるＭＯＳＦＥＴが製造される。 〔図８（ａ）に示す工程〕表面チャネル層５の上の所定
領域に、ＬＴＯ膜２１を配置し、これをマスクとしてｎ
型不純物であるリン（Ｐ）をイオン注入する。この時の
イオン注入条件は、温度を７００℃とし、イオン注入エ
ネルギーを変えながら（例えば、２００ｋｅＶ、１２０
ｋｅＶ、６０ｋｅＶ、２５ｋｅＶ）、ドーズ量が３．５
×１０15ｃｍ-2となるようにしている。これにより、表
面チャネル層５の表面から所定深さまでの領域４ｂにリ
ンがドーピングされる。
【００７０】〔図８（ｂ）に示す工程〕次に、ＬＴＯ膜
２１の開口部周縁を、例えば希ＨＦ等によりライトエッ
チングして、開口部が広くなったＬＴＯ膜２３を形成す
る。
２１の開口部周縁を、例えば希ＨＦ等によりライトエッ
チングして、開口部が広くなったＬＴＯ膜２３を形成す
る。
【００７１】このＬＴＯ膜２３をマスクとして、リンよ
り質量の軽いｎ型不純物である窒素（Ｎ）をイオン注入
する。この時のイオン注入条件は、温度を７００℃と
し、イオン注入エネルギーを変えながら（例えば、２０
０ｋｅＶ、１２０ｋｅＶ、６０ｋｅＶ、５０ｋｅＶ、２
５ｋｅＶ）、ドーズ量が５×１０15ｃｍ-2となるように
している。これにより、表面チャネル層５の表面から所
定深さまで位置する領域４ａに窒素がドーピングされ、
領域４ａ内に領域４ｂが覆われて、領域４ｂがｐ型ベー
ス領域３から離間された状態となる。
り質量の軽いｎ型不純物である窒素（Ｎ）をイオン注入
する。この時のイオン注入条件は、温度を７００℃と
し、イオン注入エネルギーを変えながら（例えば、２０
０ｋｅＶ、１２０ｋｅＶ、６０ｋｅＶ、５０ｋｅＶ、２
５ｋｅＶ）、ドーズ量が５×１０15ｃｍ-2となるように
している。これにより、表面チャネル層５の表面から所
定深さまで位置する領域４ａに窒素がドーピングされ、
領域４ａ内に領域４ｂが覆われて、領域４ｂがｐ型ベー
ス領域３から離間された状態となる。
【００７２】この後、熱処理によって注入されたｎ型不
純物イオン（窒素及びリン）を活性化させてｎ+ 型ソー
ス領域４を形成する。
純物イオン（窒素及びリン）を活性化させてｎ+ 型ソー
ス領域４を形成する。
【００７３】このとき、リンは窒素に比して質量が重い
ため、熱処理の際の拡散速度が遅く、窒素のみをドーパ
ントとしてｎ+ 型ソース領域４を形成する場合に比して
外部拡散する量が少なくなる。そして、このリンドーパ
ント層の存在により、結晶内部のポテンシャルが歪めら
れるため、窒素を表面部までイオン注入した場合でも拡
散が抑制される。
ため、熱処理の際の拡散速度が遅く、窒素のみをドーパ
ントとしてｎ+ 型ソース領域４を形成する場合に比して
外部拡散する量が少なくなる。そして、このリンドーパ
ント層の存在により、結晶内部のポテンシャルが歪めら
れるため、窒素を表面部までイオン注入した場合でも拡
散が抑制される。
【００７４】このため、ｎ+型ソース領域４の表層部に
リンと窒素が高濃度に残り、ｎ+型ソース領域４のうち
ソース電極１０とのコンタクト部分となる領域４ｂを高
濃度、つまり低抵抗にすることができる。
リンと窒素が高濃度に残り、ｎ+型ソース領域４のうち
ソース電極１０とのコンタクト部分となる領域４ｂを高
濃度、つまり低抵抗にすることができる。
【００７５】なお、領域４ｂと領域４ａの重なり部分で
は、窒素とリンのどちらもドナー（負の電荷）であるこ
とから、結晶内で反発しあって互いに離れた位置で安定
に存在することになる。このため、通常、窒素のエネル
ギー準位は５２．１ｍｅＶであり、リンのエネルギー準
位は８５．０ｍｅＶであるが、この窒素とリンが共存す
る部分においてはエネルギー準位を窒素のエネルギー準
位よりも低くすることができるという効果も得られる。
は、窒素とリンのどちらもドナー（負の電荷）であるこ
とから、結晶内で反発しあって互いに離れた位置で安定
に存在することになる。このため、通常、窒素のエネル
ギー準位は５２．１ｍｅＶであり、リンのエネルギー準
位は８５．０ｍｅＶであるが、この窒素とリンが共存す
る部分においてはエネルギー準位を窒素のエネルギー準
位よりも低くすることができるという効果も得られる。
【００７６】また、このように、ｐ型ベース領域３とｎ
+型ソース領域４の接合部分のｎ型層をリンに比べ軽元
素である窒素により形成することにより、注入ダメージ
を少なくすることができ、リーク電流を低減することが
できる。
+型ソース領域４の接合部分のｎ型層をリンに比べ軽元
素である窒素により形成することにより、注入ダメージ
を少なくすることができ、リーク電流を低減することが
できる。
【００７７】図９は、ｐ型基板に窒素のみをイオン注入
した場合、リンのみをイオン注入した場合、及び、窒素
とリンとをイオン注入してリンが窒素で覆われるように
した場合、それぞれにおいてＰＮ接合の逆方向リーク電
流を測定した結果である。この図から、窒素によってリ
ンの注入層を覆うように形成することでリーク電流を抑
制できることが分かる。
した場合、リンのみをイオン注入した場合、及び、窒素
とリンとをイオン注入してリンが窒素で覆われるように
した場合、それぞれにおいてＰＮ接合の逆方向リーク電
流を測定した結果である。この図から、窒素によってリ
ンの注入層を覆うように形成することでリーク電流を抑
制できることが分かる。
【００７８】このことは、ソース電極とベース電極を別
々に電極として使用するアプリケーションに適用する場
合に適した構成であることを表わしている。例えば、図
１０に示すように、電流検出機能セルをＭＯＳＦＥＴに
内蔵する場合に適用できる（特公平７−７７２６２号公
報参照）。
々に電極として使用するアプリケーションに適用する場
合に適した構成であることを表わしている。例えば、図
１０に示すように、電流検出機能セルをＭＯＳＦＥＴに
内蔵する場合に適用できる（特公平７−７７２６２号公
報参照）。
【００７９】すなわち、図１０に示すＭＯＳＦＥＴにお
いては、ｎ型基板５１の上に形成されたｎ-型層５２の
表層部にｐ型ベース領域５３が形成されていると共に、
ｐ型ベース領域５３の表層部にｎ+型ソース領域５４が
形成されており、ｎ+型ソース領域５４とｎ-型層５２と
の間に挟まれたｐ型ベース領域５３上に、ゲート酸化膜
５５を介してゲート電極５６が形成されている。そし
て、ｎ+型ソース領域５４に電気的に接続されたソース
電極５７と、ｐ型ベース領域５３に電気的に接続された
ベース電極５８とが分離された構成となっている。
いては、ｎ型基板５１の上に形成されたｎ-型層５２の
表層部にｐ型ベース領域５３が形成されていると共に、
ｐ型ベース領域５３の表層部にｎ+型ソース領域５４が
形成されており、ｎ+型ソース領域５４とｎ-型層５２と
の間に挟まれたｐ型ベース領域５３上に、ゲート酸化膜
５５を介してゲート電極５６が形成されている。そし
て、ｎ+型ソース領域５４に電気的に接続されたソース
電極５７と、ｐ型ベース領域５３に電気的に接続された
ベース電極５８とが分離された構成となっている。
【００８０】このように構成されたＭＯＳＦＥＴは、ソ
ース電極５７とベース電極５８とが電気的に分離され、
ベース電極５８に対してソース電極５７が正の電圧、す
なわちＰＮ接合に逆バイアスが印加される状態で動作す
るが、このようなＭＯＳＦＥＴのｎ+型ソース領域５４
の形成に上記方法を適用すると好適である。
ース電極５７とベース電極５８とが電気的に分離され、
ベース電極５８に対してソース電極５７が正の電圧、す
なわちＰＮ接合に逆バイアスが印加される状態で動作す
るが、このようなＭＯＳＦＥＴのｎ+型ソース領域５４
の形成に上記方法を適用すると好適である。
【００８１】また、本実施形態に示すように、窒素をド
ーパントとする領域４ａにてリンをドーパントとする領
域４ｂを覆うようにすると、窒素ドーパントにより形成
される領域４ａの体積を大きくすることができる。この
ため、表面部に窒素をイオン注入しない構造と比べて、
ソース領域のシート抵抗をさらに低くすることができ
る。 さらに、窒素をドーパントとする領域４ａと、電
極材料がＳｉＣ注入に形成する金属合金層とのオーミッ
ク接触が、リンをドーパントとする領域４ｂとの接触と
比べて良好であるため、コンタクト抵抗を下げる効果も
ある。
ーパントとする領域４ａにてリンをドーパントとする領
域４ｂを覆うようにすると、窒素ドーパントにより形成
される領域４ａの体積を大きくすることができる。この
ため、表面部に窒素をイオン注入しない構造と比べて、
ソース領域のシート抵抗をさらに低くすることができ
る。 さらに、窒素をドーパントとする領域４ａと、電
極材料がＳｉＣ注入に形成する金属合金層とのオーミッ
ク接触が、リンをドーパントとする領域４ｂとの接触と
比べて良好であるため、コンタクト抵抗を下げる効果も
ある。
【００８２】図１１（ａ）〜（ｃ）に、ドーパントが窒
素の場合、リンの場合、また、リンと窒素を重ねた場合
のそれぞれについて、ニッケル（Ｎｉ）電極とのオーミ
ック性をＩＶ測定により測定した結果を示す。この図よ
り、ドーパントが窒素及び窒素とリンを重ねた場合には
良好なオーミック性が得られているが、リン単独の場合
にはショットキー的な特性であることが判る。
素の場合、リンの場合、また、リンと窒素を重ねた場合
のそれぞれについて、ニッケル（Ｎｉ）電極とのオーミ
ック性をＩＶ測定により測定した結果を示す。この図よ
り、ドーパントが窒素及び窒素とリンを重ねた場合には
良好なオーミック性が得られているが、リン単独の場合
にはショットキー的な特性であることが判る。
【００８３】（他の実施形態）上記実施形態では、ｎ+
型ソース領域４のうち接合深さの浅い領域４ｂからの外
部拡散を抑制すべく、領域４におけるドーパントをリン
としているが、接合深さの深い領域４ａに注入されるド
ーパントよりも質量の重いドーパントであれば他のもの
であっても外部拡散を抑制する効果が得られる。
型ソース領域４のうち接合深さの浅い領域４ｂからの外
部拡散を抑制すべく、領域４におけるドーパントをリン
としているが、接合深さの深い領域４ａに注入されるド
ーパントよりも質量の重いドーパントであれば他のもの
であっても外部拡散を抑制する効果が得られる。
【００８４】また、上記実施形態では、蓄積型のプレー
ナ型ＭＯＳＦＥＴに本発明を適用した場合について説明
したが、電極との接合部に高濃度のコンタクト領域を形
成するものであれば他の炭化珪素半導体装置、例えば反
転型のＭＯＳＦＥＴや溝ゲート型のＭＯＳＦＥＴ等に適
用することも可能である。
ナ型ＭＯＳＦＥＴに本発明を適用した場合について説明
したが、電極との接合部に高濃度のコンタクト領域を形
成するものであれば他の炭化珪素半導体装置、例えば反
転型のＭＯＳＦＥＴや溝ゲート型のＭＯＳＦＥＴ等に適
用することも可能である。
【００８５】さらに、このようなドーパントの窒素がリ
ンと共に表面部までイオン注入され、リンのドーピング
層を覆うという構成は、ラテラル型のＭＯＳＦＥＴにも
有効である。図１２に、パワーＩＣのラテラル型ＭＯＳ
ＦＥＴに適用した場合を示す。
ンと共に表面部までイオン注入され、リンのドーピング
層を覆うという構成は、ラテラル型のＭＯＳＦＥＴにも
有効である。図１２に、パワーＩＣのラテラル型ＭＯＳ
ＦＥＴに適用した場合を示す。
【００８６】パワーＩＣは、１つのｐ型半導体基板１０
１の上に成長させたｎ型ウェル層１０２に、ｎＭＯＳＦ
ＥＴ及びｐＭＯＳＦＥＴが備えられたＣＭＯＳＦＥＴ、
ｎｐｎトランジスタ、ｐｎｐトランジスタ、ダイオード
が形成された構成となっている。
１の上に成長させたｎ型ウェル層１０２に、ｎＭＯＳＦ
ＥＴ及びｐＭＯＳＦＥＴが備えられたＣＭＯＳＦＥＴ、
ｎｐｎトランジスタ、ｐｎｐトランジスタ、ダイオード
が形成された構成となっている。
【００８７】このうち、ｎＭＯＳＦＥＴは、ｎ型ウェル
層１０２の所定領域に形成されたｐ型ウェル領域１０
３、ｐ型ウェル領域１０３の表面に形成されたゲート酸
化膜１０４、ゲート酸化膜１０４の上に形成されたゲー
ト電極１０５、ゲート電極１０５の下部におけるｐ型ウ
ェル領域１０３の表層部をチャネル領域とし、このチャ
ネル領域の両側それぞれに形成されたｎ型のソース領域
１０６及びドレイン領域１０７、ソース領域１０６とド
レイン領域１０７のそれぞれに接続されたソース電極１
０８、ドレイン電極１０９とによって構成されている。
層１０２の所定領域に形成されたｐ型ウェル領域１０
３、ｐ型ウェル領域１０３の表面に形成されたゲート酸
化膜１０４、ゲート酸化膜１０４の上に形成されたゲー
ト電極１０５、ゲート電極１０５の下部におけるｐ型ウ
ェル領域１０３の表層部をチャネル領域とし、このチャ
ネル領域の両側それぞれに形成されたｎ型のソース領域
１０６及びドレイン領域１０７、ソース領域１０６とド
レイン領域１０７のそれぞれに接続されたソース電極１
０８、ドレイン電極１０９とによって構成されている。
【００８８】このｎＭＯＳＦＥＴのドレイン電極１０９
とｐウェル領域１０３は電気的に分離されている必要が
あるため、ドレイン領域１０７の形成において、上記構
成を採用すると有効である。これにより、ソース電極１
０８及びドレイン電極１０９の接触抵抗を低くすること
ができると共に、ドレイン−ｐウェル領域間の接合部
が、リンに比べて軽元素である窒素により形成されてい
ることにより、接合部のリーク電流を低減することがで
きる。これにより良好なＭＯＳＦＥＴの動作が得られ
る。
とｐウェル領域１０３は電気的に分離されている必要が
あるため、ドレイン領域１０７の形成において、上記構
成を採用すると有効である。これにより、ソース電極１
０８及びドレイン電極１０９の接触抵抗を低くすること
ができると共に、ドレイン−ｐウェル領域間の接合部
が、リンに比べて軽元素である窒素により形成されてい
ることにより、接合部のリーク電流を低減することがで
きる。これにより良好なＭＯＳＦＥＴの動作が得られ
る。
【００８９】
【図１】本発明の一実施形態を適用して形成したプレー
ナ型ＭＯＳＦＥＴの断面図である。
ナ型ＭＯＳＦＥＴの断面図である。
【図２】ｎ+ 型ソース領域４におけるｎ型不純物の濃度
プロファイルを示す図である。
プロファイルを示す図である。
【図３】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】図４に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図６】ｎ+ 型ソース領域４のコンタクト抵抗を説明す
るための図である。
るための図である。
【図７】ｎ+ 型ソース領域４のシート抵抗を説明するた
めの図である。
めの図である。
【図８】本発明の第２実施形態におけるＭＯＳＦＥＴの
製造工程を示す図である。
製造工程を示す図である。
【図９】各ｎ型不純物における逆方向電流−リーク電流
特性を示す図である。
特性を示す図である。
【図１０】ベース電極５８とソース電極５７とが分離さ
れたＭＯＳＦＥＴの断面構成を示す図である。
れたＭＯＳＦＥＴの断面構成を示す図である。
【図１１】各ｎ型不純物におけるオーミック特性を測定
した結果を示す図である。
した結果を示す図である。
【図１２】他の実施形態におけるパワーＩＣの断面構成
を示す図である。
を示す図である。
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、４…ｎ+ 型ソース領域、４ａ…窒素をドー
パントとする領域、４ｂ…リンをドーパントとする領
域、５…表面チャネル層、７…ゲート絶縁膜、８…ゲー
ト電極、９…絶縁膜、１０…ソース電極、１１…ドレイ
ン電極。
ベース領域、４…ｎ+ 型ソース領域、４ａ…窒素をドー
パントとする領域、４ｂ…リンをドーパントとする領
域、５…表面チャネル層、７…ゲート絶縁膜、８…ゲー
ト電極、９…絶縁膜、１０…ソース電極、１１…ドレイ
ン電極。
Claims (13)
- 【請求項１】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に第２導電型のベース
領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記ベース領域
の深さよりも浅い第１導電型のソース領域（４）を形成
する工程と、 前記ソース領域と前記半導体層とに挟まれた前記ベース
領域の上に、ゲート絶縁膜（７）を介してゲート電極
（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板にドレイン電極（１１）を形成する工程
とを備え、 前記ソース領域を形成する工程は、 該ソース領域のうち、前記ソース電極に接触する上面よ
り所定深さ深くなった位置に第１ドーパントを含む第１
ソース領域（４ａ）を形成する工程と、 前記第１のソース領域よりも浅く、該第１のソース領域
と重なり部を有し、前記ソース電極と接触する位置に前
記第１ドーパントよりも質量の大きな第２ドーパントを
含む第２ソース領域（４ｂ）を形成する工程と、を含ん
でいることを特徴とする炭化珪素半導体装置の製造方
法。 - 【請求項２】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に第２導電型のベース
領域（３）を形成する工程と、 前記ベース領域の表層部に第１導電型の表面チャネル層
（５）を形成する工程と、 前記ベース領域の表層部の所定領域に前記表面チャネル
層に接すると共に、前記ベース領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板にドレイン電極（１１）を形成する工程
とを備え、 前記ソース領域を形成する工程は、 該ソース領域のうち、前記ソース電極に接触する上面よ
り所定深さ深くなった位置に第１ドーパントを含む第１
ソース領域（４ａ）を形成する工程と、 前記第１のソース領域よりも浅く、該第１のソース領域
と重なり部を有し、前記ソース電極に接触する位置に前
記第１ドーパントよりも質量の大きな第２ドーパントを
含む第２ソース領域（４ｂ）を形成する工程と、を含ん
でいることを特徴とする炭化珪素半導体装置の製造方
法。 - 【請求項３】 前記第１ソース領域を形成するためのマ
スクと、前記第２ソース領域を形成するためのマスクと
を同一マスクで兼用することを特徴とする請求項１又は
２に記載の炭化珪素半導体装置の製造方法。 - 【請求項４】 炭化珪素よりなる第１導電型の半導体基
板（１０１）の主表面上に、この半導体基板よりも高抵
抗な炭化珪素よりなる第１導電型の半導体層（１０２）
を形成する工程と、 前記半導体層の所定領域に、第２導電型のウェル領域
（１０３）を形成する工程と、 前記ウェル領域の上にゲート絶縁膜（１０４）を介して
ゲート電極（１０５）を形成する工程と、 前記ゲート電極下にチャネル領域を形成するべく、前記
ウェル領域のうち、前記ゲート電極の両側に第１導電型
のソース領域（１０６）と第１導電型のドレイン領域
（１０７）とを形成する工程と、 前記ウェル領域及び前記ソース領域に接触するソース電
極（１０８）を形成する工程と、 前記ドレイン領域に接触するドレイン電極（１０９）を
形成する工程とを備え、 前記ドレイン領域を形成する工程は、 該ドレイン領域のうち、少なくとも前記ウェル領域との
接合部をなす部分に第１ドーパントを含む第１ドレイン
領域を形成する工程と、 前記第１ドレイン領域と重なり部を有し、前記ウェル領
域から離間するように、前記第１ドレイン領域内に前記
第１ドーパントよりも質量の大きな第２ドーパントを含
む第２ドレイン領域を形成する工程と、を含んでいるこ
とを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項５】 炭化珪素よりなる第１導電型の半導体基
板（５１）の主表面上に、この半導体基板よりも高抵抗
な炭化珪素よりなる第１導電型の半導体層（５２）を形
成する工程と、 前記半導体層の所定領域に、第２導電型のベース領域
（５３）を形成する工程と、 前記ベース領域の所定領域に、前記ベース領域の深さよ
り浅い第１導電型のソース領域（５４）を形成する工程
と、 前記ソース領域と前記半導体層に挟まれた前記ベース領
域の上に、ゲート絶縁膜（５５）を介してゲート電極
（５６）を形成する工程と、 前記ソース領域に接触するソース電極（５７）を形成す
る工程と、 前記ベース領域に接触するベース電極（５８）を形成す
る工程と、 前記半導体基板の裏面側にドレイン電極（５９）を形成
する工程とを備え、 前記ソース領域を形成する工程は、 該ソース領域のうち、少なくとも前記ベース領域との接
合部を成す部分に第１ドーパントを含む第１ソース領域
を形成する工程と、 前記第１ソース領域と重なり部を有し、前記ベース領域
から離間するように、前記第１ソース領域内に前記第１
ドーパントよりも質量の大きな第２ドーパントを含む第
２ソース領域を形成する工程と、を含んでいることを特
徴とする炭化珪素半導体装置の製造方法。 - 【請求項６】 前記第１ドーパントとして窒素を用い、
前記第２ドーパントとしてリンを用いることを特徴とす
る請求項１乃至５のいずれか１つに記載の炭化珪素半導
体装置の製造方法。 - 【請求項７】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の所定領域に、第２導電型のベース領域
（３）を形成する工程と、 前記ベース領域の所定領域に、前記ベース領域の深さよ
り浅い第１導電型のソース領域（４）を形成する工程
と、 前記ソース領域と前記半導体層に挟まれた前記ベース領
域の上に、ゲート絶縁膜（７）を介してゲート電極
（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備え、 前記ソース領域を形成する工程は、該ソース領域のう
ち、少なくとも前記ベース領域との接合部を成す部分に
第１ドーパントを含む第１ソース領域（４ａ）を形成す
る工程と、 前記第１ソース領域と重なり部を有し、前記ウェル領域
から離間するように、前記第１ソース領域内に前記第１
ドーパントよりも質量の大きな第２ドーパントを含む第
２ソース領域（４ｂ）を形成する工程と、を含んでいる
ことを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項８】 前記第２ソース領域は、前記第１ソース
領域と重なるように形成することを特徴とする請求項７
に記載の炭化珪素半導体装置の製造方法。 - 【請求項９】 前記第１ドーパントとして窒素を用いる
と共に前記第２ドーパントとしてリンを用い、 前記ソース電極と前記ソース領域の接触部において、ソ
ース電極と炭化珪素とによる合金層が少なくとも前記第
１ソース領域と接触するようにすることを特徴とする請
求項７又は８に記載の炭化珪素半導体装置の製造方法。 - 【請求項１０】 前記ソース電極にニッケルを用いるこ
とを特徴とする請求項９に記載の炭化珪素半導体装置の
製造方法。 - 【請求項１１】 主表面及びこの主表面と反対面である
裏面を有し、炭化珪素よりなる第１導電型の半導体基板
（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
に形成された、炭化珪素よりなる第１導電型の表面チャ
ネル層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、前記ゲート絶縁膜の上に形成されたゲート電
極（８）と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板に形成されたドレイン電極（１１）とを
備え、 前記ソース領域は、前記ソース電極と接触する上面から
所定深さ深くなった位置に第１ドーパントを含む第１ソ
ース領域（４ａ）を有し、かつ、該第１のソース領域よ
りも浅く前記ソース電極と接触する位置において、前記
第１のソース電極と接触し、前記第１ドーパントよりも
質量の大きな第２ドーパントを含む第２ソース領域（４
ｂ）を有していることを特徴とする炭化珪素半導体装
置。 - 【請求項１２】 主表面及びこの主表面と反対面である
裏面を有し、炭化珪素よりなる第１導電型の半導体基板
（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
に形成された、炭化珪素よりなる第１導電型の表面チャ
ネル層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、前記ゲート絶縁膜の上に形成されたゲート電
極（８）と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板に形成されたドレイン電極（１１）とを
備え、 前記ソース領域は、前記ソース電極と接触する上面から
所定深さの位置まで第１ドーパントを含む第１ソース領
域（４ｃ）を有し、かつ、少なくとも該第１ソース領域
と前記ソース電極とが接触する上面において重なるよう
に前記第１ドーパントよりも質量の重い第２ドーパント
を含む第２ソース領域（４ｂ）を有していることを特徴
とする炭化珪素半導体装置。 - 【請求項１３】 前記第１ドーパントは窒素であり、前
記第２ドーパントはリンであることを特徴とする請求項
１１又は１２に記載の炭化珪素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29446999A JP4568930B2 (ja) | 1998-10-16 | 1999-10-15 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-295406 | 1998-10-16 | ||
| JP29540698 | 1998-10-16 | ||
| JP29446999A JP4568930B2 (ja) | 1998-10-16 | 1999-10-15 | 炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188399A true JP2000188399A (ja) | 2000-07-04 |
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Family
ID=26559848
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP4568930B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4568930B2 (ja) | 2010-10-27 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051116 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R151 | Written notification of patent or utility model registration |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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