JP2993975B2 - 中央演算処理装置 - Google Patents
中央演算処理装置Info
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- JP2993975B2 JP2993975B2 JP1217130A JP21713089A JP2993975B2 JP 2993975 B2 JP2993975 B2 JP 2993975B2 JP 1217130 A JP1217130 A JP 1217130A JP 21713089 A JP21713089 A JP 21713089A JP 2993975 B2 JP2993975 B2 JP 2993975B2
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- Japan
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- data
- memory
- carry
- bits
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- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30018—Bit or string instructions
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、中央演算処理装置に関する。
［従来の技術］ 同一のデータバスに中央演算処理装置（以下CPUと記
す）及びメモリが接続され、データバスの許容ビット数
と上記メモリに記憶されるデータのビット数が異なる場
合、例えば、CPUのデータバスの許容ビット数が８ビッ
トであり、メモリに記憶されるデータのビット数が16ビ
ットの場合について、例えば加算演算を実行する場合を
例に、従来のCPUにおける動作を第４図を参照し以下に
説明する。
す）及びメモリが接続され、データバスの許容ビット数
と上記メモリに記憶されるデータのビット数が異なる場
合、例えば、CPUのデータバスの許容ビット数が８ビッ
トであり、メモリに記憶されるデータのビット数が16ビ
ットの場合について、例えば加算演算を実行する場合を
例に、従来のCPUにおける動作を第４図を参照し以下に
説明する。
サイクル１において、オペコードがフェッチされる。
データバスの許容ビット数が８ビットであるので、サイ
クル２にて、まずメモリより読み出される演算対象デー
タの16ビットを二等分した、下位８ビットからなるＬデ
ータがメモリより読み出される。次に、サイクル３にて
上位８ビットからなるＨデータが上記メモリより読み出
されるとともに、上記Ｌデータに１が加算される。サイ
クル４にてサイクル３の加算結果がメモリに書き込まれ
るとともに、加算結果にて生じる桁上がりを示すキャリ
ーがＨデータに加算される。そして、サイクル５にて加
算されたＨデータがメモリへ書き込まれる。このように
して演算処理がなされる。
データバスの許容ビット数が８ビットであるので、サイ
クル２にて、まずメモリより読み出される演算対象デー
タの16ビットを二等分した、下位８ビットからなるＬデ
ータがメモリより読み出される。次に、サイクル３にて
上位８ビットからなるＨデータが上記メモリより読み出
されるとともに、上記Ｌデータに１が加算される。サイ
クル４にてサイクル３の加算結果がメモリに書き込まれ
るとともに、加算結果にて生じる桁上がりを示すキャリ
ーがＨデータに加算される。そして、サイクル５にて加
算されたＨデータがメモリへ書き込まれる。このように
して演算処理がなされる。
［発明が解決しようとする課題］ 従来のCPUでは、上記サイクル４にてキャリーが０の
場合、即ち下位８ビットにおける演算にて桁上がりが発
生しない場合でも上位８ビットのデータに０が加算さ
れ、この加算結果がメモリに書き込まれるという動作を
行う。即ち、メモリより読み出されたのと同じ値のデー
タが、サイクル５にてメモリに書き込まれる。即ち、サ
イクル５の動作は無意味なものである。
場合、即ち下位８ビットにおける演算にて桁上がりが発
生しない場合でも上位８ビットのデータに０が加算さ
れ、この加算結果がメモリに書き込まれるという動作を
行う。即ち、メモリより読み出されたのと同じ値のデー
タが、サイクル５にてメモリに書き込まれる。即ち、サ
イクル５の動作は無意味なものである。
増加命令では演算対象データが16ビットの場合、256
回に一度しかキャリーが発生しないため、残りの255回
のサイクル５の動作が無駄であるという問題点があっ
た。
回に一度しかキャリーが発生しないため、残りの255回
のサイクル５の動作が無駄であるという問題点があっ
た。
本発明はこのような問題点を解決するためになされた
もので、無意味な演算サイクルを実行せず演算実行時間
を短縮することができるCPUを提供することを目的とす
る。
もので、無意味な演算サイクルを実行せず演算実行時間
を短縮することができるCPUを提供することを目的とす
る。
［課題を解決するための手段］ 本発明は、同一のデータバスを介して中央演算処理装
置とメモリとがデータ交換を行うとき上記中央演算処理
装置が処理するデータのビット数と上記メモリにおける
記憶データのビット数とが異なる場合、演算対象データ
の下位データの演算結果にて桁上がりあるいは桁下がり
が発生したときのみ上記演算対象データの上位データの
演算を実行しその結果を上記メモリへ書き込み、一方、
上記下位データの演算結果にて桁上がりあるいは桁下が
りが発生しないときには上記上位データの演算結果の上
記メモリへの書き込みを実行しない演算部を備えたこと
を特徴とする。
置とメモリとがデータ交換を行うとき上記中央演算処理
装置が処理するデータのビット数と上記メモリにおける
記憶データのビット数とが異なる場合、演算対象データ
の下位データの演算結果にて桁上がりあるいは桁下がり
が発生したときのみ上記演算対象データの上位データの
演算を実行しその結果を上記メモリへ書き込み、一方、
上記下位データの演算結果にて桁上がりあるいは桁下が
りが発生しないときには上記上位データの演算結果の上
記メモリへの書き込みを実行しない演算部を備えたこと
を特徴とする。
［作用］ 演算部は、下位データの演算結果にて桁上がりかるい
は桁下がりが発生したか否かを判断し、桁上がりあるい
は桁下がりが発生したときのみ上位データの演算を実行
しその結果をメモリへ書き込む。
は桁下がりが発生したか否かを判断し、桁上がりあるい
は桁下がりが発生したときのみ上位データの演算を実行
しその結果をメモリへ書き込む。
［実施例］ 本発明のCPUの構成の一実施例を示す第１図におい
て、該CPUは大別すると、インストラクションレジスタ
であるオペコード1R6やプリバイトIR7等を備えた、命令
の実行を制御する制御部分１と、ALU3、データバス４等
を備えた演算部分２とより構成される。
て、該CPUは大別すると、インストラクションレジスタ
であるオペコード1R6やプリバイトIR7等を備えた、命令
の実行を制御する制御部分１と、ALU3、データバス４等
を備えた演算部分２とより構成される。
データバスD7−D0を介して命令コードが入力されるDI
L5は、上記命令コードを次の命令が発生するまで保持す
るインストラクションレジスタである、オペコードIR6
及びプリバイトIR7に接続される。これらのインストラ
クションレジスタの出力側、及びこれらのインストラク
ションレジスタより送出される命令信号と命令シーケン
スとのタイミングを制御するタイミングコントロール８
の出力側は、命令デコード回路であるAND回路９、OR回
路10に接続される。これらの命令デコード回路の出力側
は、演算部分２とのインタフェイス回路であるEC111に
接続される。
L5は、上記命令コードを次の命令が発生するまで保持す
るインストラクションレジスタである、オペコードIR6
及びプリバイトIR7に接続される。これらのインストラ
クションレジスタの出力側、及びこれらのインストラク
ションレジスタより送出される命令信号と命令シーケン
スとのタイミングを制御するタイミングコントロール８
の出力側は、命令デコード回路であるAND回路９、OR回
路10に接続される。これらの命令デコード回路の出力側
は、演算部分２とのインタフェイス回路であるEC111に
接続される。
一方、演算部２においては、演算の実行、サムの結
果、キャリー・ボローの発生等の機能を有するALU3、レ
ジスタ、シフタ等がデータバス４に接続される。
果、キャリー・ボローの発生等の機能を有するALU3、レ
ジスタ、シフタ等がデータバス４に接続される。
このように構成されるCPUにおいて、従来例と同様に1
6ビットデータの加算演算を実行する場合について第２
図を参照し以下に説明する。
6ビットデータの加算演算を実行する場合について第２
図を参照し以下に説明する。
サイクル１よりサイクル４までは上述した従来例の場
合と同じ動作であるので説明を省略する。
合と同じ動作であるので説明を省略する。
サイクル５にて、ALU3は、サイクル４にて発生したキ
ャリーが１か否かを判断し、キャリーが０であれば上位
データに変化は生じないのであるから、上位データに０
に加算する演算を実行せず、次のオペコードをフェッチ
する動作に移行する。よって従来のように、上位データ
に０を加算しその結果をメモリに書き込むというサイク
ルを省略することができる。
ャリーが１か否かを判断し、キャリーが０であれば上位
データに変化は生じないのであるから、上位データに０
に加算する演算を実行せず、次のオペコードをフェッチ
する動作に移行する。よって従来のように、上位データ
に０を加算しその結果をメモリに書き込むというサイク
ルを省略することができる。
一方、ALU3にて、サイクル４にて発生したキャリーが
１と判断されれば、従来通りサイクル６にて上位データ
にキャリーの１を加算しその結果をデータバス４を介し
てメモリに書き込む。その後次のオペコードがフェッチ
される。
１と判断されれば、従来通りサイクル６にて上位データ
にキャリーの１を加算しその結果をデータバス４を介し
てメモリに書き込む。その後次のオペコードがフェッチ
される。
このようにキャリーが発生しない場合には、上位デー
タへのキャリーの加算演算を中止しメモリへの書き込み
動作を省略するので、CPUの演算実行時間を短縮するこ
とができる。
タへのキャリーの加算演算を中止しメモリへの書き込み
動作を省略するので、CPUの演算実行時間を短縮するこ
とができる。
尚、上記実施例では、加算演算について説明したが、
減算演算についても同様の効果を得ることができるのは
勿論である。
減算演算についても同様の効果を得ることができるのは
勿論である。
又、第３図にはデータバスの許容ビット数が16ビット
で、メモリには32ビットのデータが記憶され、この32ビ
ットデータにレジスタに格納されている16ビットデータ
を加算する場合のフローチャートが示されている。この
場合も上述の場合と同様に32ビットデータが二等分され
16ビットずつにて演算が実行され、下位データの演算結
果にてキャリーが０であれば上位データの演算は実行せ
ず、キャリーが１であればサイクル６にて上位データへ
のキャリーの加算が実行されその演算結果がメモリに書
き込まれる。このようにデータサイズが異なる演算でも
上述と同様の効果を得ることができる。
で、メモリには32ビットのデータが記憶され、この32ビ
ットデータにレジスタに格納されている16ビットデータ
を加算する場合のフローチャートが示されている。この
場合も上述の場合と同様に32ビットデータが二等分され
16ビットずつにて演算が実行され、下位データの演算結
果にてキャリーが０であれば上位データの演算は実行せ
ず、キャリーが１であればサイクル６にて上位データへ
のキャリーの加算が実行されその演算結果がメモリに書
き込まれる。このようにデータサイズが異なる演算でも
上述と同様の効果を得ることができる。
［発明の効果］ 以上詳述したように本発明によれば、下位データの演
算結果により桁上がりあるいは桁下がりが無い場合には
上位データへの桁上がりあるいは桁下がりの演算を実行
しないのでその演算結果のメモリへの記憶を省略するこ
とができることより、無意味な演算サイクルを実行せず
演算実行時間を短縮することができる。
算結果により桁上がりあるいは桁下がりが無い場合には
上位データへの桁上がりあるいは桁下がりの演算を実行
しないのでその演算結果のメモリへの記憶を省略するこ
とができることより、無意味な演算サイクルを実行せず
演算実行時間を短縮することができる。
第１図は本発明のCPUの構成の一実施例を示すブロック
図、第２図及び第３図は本発明のCPUにおける動作を示
すフローチャート、第４図は従来のCPUにおける動作を
示すフローチャートである。 ２……演算部、３……ALU、４……データバス。
図、第２図及び第３図は本発明のCPUにおける動作を示
すフローチャート、第４図は従来のCPUにおける動作を
示すフローチャートである。 ２……演算部、３……ALU、４……データバス。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/50 G06F 12/00 560 G06F 9/302 G06F 9/305
Claims (1)
- 【請求項１】同一のデータバスを介して中央演算処理装
置とメモリとがデータ交換を行うとき上記中央演算処理
装置が処理するデータのビット数と上記メモリにおける
記憶データのビット数とが異なる場合、演算対象データ
の下位データの演算結果にて桁上がりあるいは桁下がり
が発生したときのみ上記演算対象データの上位データの
演算を実行しその結果を上記メモリへ書き込み、一方、
上記下位データの演算結果にて桁上がりあるいは桁下が
りが発生しないときには上記上位データの演算結果の上
記メモリへの書き込みを実行しない演算部を備えたこと
を特徴とする中央演算処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217130A JP2993975B2 (ja) | 1989-08-23 | 1989-08-23 | 中央演算処理装置 |
| US07/568,827 US5301338A (en) | 1989-08-23 | 1990-08-17 | System including central processing unit |
| DE4026569A DE4026569A1 (de) | 1989-08-23 | 1990-08-22 | Zentraleinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217130A JP2993975B2 (ja) | 1989-08-23 | 1989-08-23 | 中央演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0380324A JPH0380324A (ja) | 1991-04-05 |
| JP2993975B2 true JP2993975B2 (ja) | 1999-12-27 |
Family
ID=16699325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217130A Expired - Lifetime JP2993975B2 (ja) | 1989-08-23 | 1989-08-23 | 中央演算処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5301338A (ja) |
| JP (1) | JP2993975B2 (ja) |
| DE (1) | DE4026569A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69227604T2 (de) * | 1991-03-11 | 1999-06-24 | Silicon Graphics Inc Mountain | Rückwärts kompatible Rechnerarchitektur mit erweiterten Wortbreiten und Adressraum |
| JPH05216624A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 演算装置 |
| US5687353A (en) * | 1995-03-03 | 1997-11-11 | Hal Computer Systems, Inc. | Merging data using a merge code from a look-up table and performing ECC generation on the merged data |
| US6122729A (en) | 1997-05-13 | 2000-09-19 | Advanced Micro Devices, Inc. | Prefetch buffer which stores a pointer indicating an initial predecode position |
| JP2003190367A (ja) * | 2001-12-21 | 2003-07-08 | Konami Co Ltd | 虚像、実映像重畳表示装置及び映像表示制御方法、ならびに映像表示制御用プログラム |
| JP4146654B2 (ja) * | 2002-02-28 | 2008-09-10 | 株式会社リコー | 画像処理回路、複合画像処理回路、および、画像形成装置 |
| JP3976089B2 (ja) * | 2002-08-09 | 2007-09-12 | 株式会社リコー | 半導体集積回路装置及びその製造方法 |
| JP4296051B2 (ja) * | 2003-07-23 | 2009-07-15 | 株式会社リコー | 半導体集積回路装置 |
| US9311111B2 (en) * | 2007-07-12 | 2016-04-12 | The Mathworks, Inc. | Programming environment with support for handle and non-handle user-created classes |
| CN111258644B (zh) * | 2018-11-30 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 数据处理方法、处理器、数据处理装置及存储介质 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962684A (en) * | 1971-08-31 | 1976-06-08 | Texas Instruments Incorporated | Computing system interface using common parallel bus and segmented addressing |
| US3978456A (en) * | 1974-12-16 | 1976-08-31 | Bell Telephone Laboratories, Incorporated | Byte-by-byte type processor circuit |
| US4363091A (en) * | 1978-01-31 | 1982-12-07 | Intel Corporation | Extended address, single and multiple bit microprocessor |
| DE3036849C1 (de) * | 1980-09-30 | 1981-11-26 | Computer Gesellschaft Konstanz Mbh, 7750 Konstanz | Schaltungsanordnung zur Steuerung von Mikrobefehlen mit unterschiedlich Iangen Ausfuehrungszeiten |
| US4402042A (en) * | 1980-11-24 | 1983-08-30 | Texas Instruments Incorporated | Microprocessor system with instruction pre-fetch |
| US4694391A (en) * | 1980-11-24 | 1987-09-15 | Texas Instruments Incorporated | Compressed control decoder for microprocessor system |
| US4514825A (en) * | 1982-03-09 | 1985-04-30 | Kinex Corporation | High speed digital modem |
| US4761755A (en) * | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
| JPH0833816B2 (ja) * | 1988-10-08 | 1996-03-29 | 日本電気株式会社 | 固定小数点除算方式 |
| US5155843A (en) * | 1990-06-29 | 1992-10-13 | Digital Equipment Corporation | Error transition mode for multi-processor system |
-
1989
- 1989-08-23 JP JP1217130A patent/JP2993975B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-17 US US07/568,827 patent/US5301338A/en not_active Expired - Lifetime
- 1990-08-22 DE DE4026569A patent/DE4026569A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US5301338A (en) | 1994-04-05 |
| JPH0380324A (ja) | 1991-04-05 |
| DE4026569A1 (de) | 1991-02-28 |
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Legal Events
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