JPS61266350A - 配線回路用セラミック基板 - Google Patents

配線回路用セラミック基板

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JPS61266350A
JPS61266350A JP60109112A JP10911285A JPS61266350A JP S61266350 A JPS61266350 A JP S61266350A JP 60109112 A JP60109112 A JP 60109112A JP 10911285 A JP10911285 A JP 10911285A JP S61266350 A JPS61266350 A JP S61266350A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、新規なセラミック多層配線回路基板に係り、
特に高密度の内部配線を有し、を気信号の入出力のため
のビンを取り付けたり、半導体部品を搭載して機能モジ
ュールを構成するために好適なセラミック多層配線回路
基板及びその製造方法に関する。
〔発明の背景〕
近年、ＬＳＩ等の集積回路は、高速化、高密度化にとも
なって、放熱や素子の高速化を計るためにセラミック基
板上に直接チップを実装する方式％式％ ら、この実装方式においては、ＬＳＩ等の集積回路のサ
イズが大きくなるにつれて、ｉ、ＳＩ等の集積回路材料
とセラミック多ノー配線回路基板材料との間で実装時の
温度変化によって生ずる応力が大きくなると−う間４点
があった。すなわち、従来より一般にセラミック多層配
線回路基板の絶縁材料として使用されているアルミナの
熱膨張係数は７５Ｘ１０−”／Ｃ（室温〜５００Ｃ）で
あり、この値はＬＳＩ等の集積回路材料であるシリコン
の熱膨張係数３５　ｘ　１０−’／ｌｌｌ’　（室温〜
５００Ｃ）に比べて２倍以上大きいため、実装時の温度
変化により生ずる応力が大きくなり、接続部の信゛頓性
低下という問題があった。また、アルミナ系材料の焼成
温度は１５００〜１６５０Ｃであり、配線回路をセラミ
ックスの焼成と同時に形成するために適用できる導体材
料はタングステンまたはモリブデンなどである。しかし
ながら、タングステンまたはモリブデンの熱膨張係数が
それぞれ４５　ｘ　１０−’。
５４ｘｘｏ−？／ｌｌｌ’（室温〜５００Ｃ）であり、
アルミナ系材料と同時焼成すると、これらの熱膨張係数
の差により、多層配線基板の内部にクラックが発生する
問題があった。また、アルミナを主成分とする焼結体を
絶縁材料に使った基板の問題は。
電気信号の伝播速度が遅いということであり、この原因
としては、アルミナ自身の比誘ｉｔ率が９．５（ＩＭＨ
ｚ）と大きいためである。
従って、セラミック材料の熱膨張係数がシリコンのそれ
に近く、また比Ｓ電率が小さい基板の一例として特開昭
５５−１３９７０９号「ムライト基板の製造方法」であ
る。この公報によれば、コージェライトをムライト主結
晶間に生成されることにより、コージェライトの熱膨張
係数が１０〜２０ｘｌＯ”／Ｃ（室温〜５００Ｃ）であ
る事を利用してムライト基板の熱膨張係数をムライト１
体より下げる事によりシリコンに近い熱膨張係数３８〜
３９Ｘ１０づ／Ｃを得ている。
しかし、このような利点があるにもかかわらずセラミッ
ク材料と導体材料を交互に積層し、同時焼成してなるセ
ラミック多層配線回路基板とできないのは、コージェラ
イト相が存在する１５００（：’付近の温度で焼成しな
ければならないため、焼結しにくい導体材料であるタン
グステンまたはモリブデンと同時焼成できない。また、
タングステンまたはモリブデンの熱膨張係数は各々４５
　Ｘ　１０−／Ｃ，５４Ｘ１０−’／Ｃであるので、そ
の熱膨張差が大きく、同時焼成時にアルミナと同様にク
ラックが発生する。
〔発明の目的〕
本発明の目的は、タングステンまたはモリブデンの熱膨
張係数に近く５低比誘醒率で且つ高強度のセラミック多
層配線回路基板及びその製造方法を提供することにある
。
〔発明の概要〕
本発明は、ムライトを主成分とし、二酸化珪素を含む焼
結体からなることｔ−特徴とするセラミックス多層配線
回路基板にある。
前記ムライトは酸化アルミニウム（Ａｔｌ　Ｏｓ　）と
二酸化珪素（ＳｊＯｚｌとがモル比で３〜４未満対２で
あり、ムライトの含有量は７０］ｉ量−以上が好ましい
。前記二酸化珪素（Ｓｌｏｗ）は３０重量−以下であり
、非１質（ガラス）であり、ムライト結晶の粒界に形成
されているのが好ましい。
ムライトはＡｔｘ　ＯｓとＳｉｇｈの比が３〜＆５対２
が好ましい。
本発明は、ムライトを主成分とし、二酸化珪素及び酸化
アルミニウムと二酸化珪素とがモル比で１対０．７〜１
の複合酸化物（Ａｔ冨０３・８ｉ０１）を含有すること
を特徴とするセラミックス多層回路基板にあろう 前記複合酸化物はアンダルサイト、カイアナイト及びシ
リマナイ）の少なくとも１つであるのが好ましい。ムラ
イトは化学論量的な酸化アルミニウム（Ａｔ１０ｘ）リ
ッチな３１Ｌｌｚ　Ｏｓ　”　２８　ｊｕｇが好ましく
、複合酸化物はＡｔｉ　Ｏｓ・５ｉｏｔが好ましい。
重量で、ムライト（３Ａｔｇ　Ｏｓ・２ＳｉＯｉ　）’
７０−以上、二酸化珪素３０１以下及び複合酸化物３０
慢以下であるのが好ましい。ＡｔｘＯｓ・８ｉ０ｚは１
〜１５重量−が好ましく、５ｉ０２は１５〜３０重量−
が好ましい。
本発明は、ムライト（３Ａｔ＊Ｏｓ・２８ｉα１を主成
分とし、二酸化珪素（８ｉＣｈ）、酸化アルミニウム（
Ａ／、翼０３）と二酸化珪素（８ｉ０ｚ）とがモル比で
１対０．７〜１の複合酸化物（Ａｔｓ　Ｏｓ・８ｉ０鵞
）、酸化アルミニウム（Ａｔ雪０３）、少量のアルカリ
金属酸化物及びアルカリ土類金属酸化物から選ばれた少
なくとも１種を含むことを特徴とするセラミックス多層
回路基板にある。
重量で、ムライト（３Ａｔ雪０３・２ＳｉＯｓ　）　７
０チ以上、二酸化珪素（ＳｆＯｘ）３０９ｇ以下、複合
酸化物（Ａｔ鵞０３・５ｉｎｓ）３０％以下、酸化アル
ミニウム１５−以下、アルカリ金属酸化物及びアルカリ
土類金属酸化物から選ばれた少なくとも１［ｔ−１ｓ以
下であるのが好ましい。
特に、ムライト７０％以上、ｓ＋ｏ、ｔｓｌ以下。
Ａｔ雪０３　・８ｉ０鵞　１０％以下からなり＊　Ａｔ
ｓ　Ｏｓ５％以下及びアルカリ土類又はアルカリ金属酸
化物１−以下がムライト中に実質的沈固溶しており。
別の結晶相として存在しないものが好ましい。
前記アルカリ金属酸化物及びアルカリ土類金属酸化物は
前記ムライト中に実質的に全部固溶しているのが好まし
い。アルカリ金属酸化物には、リチウム、ナトリウム、
カリウム、ルビジウム、セシウム酸化物があり、アルカ
リ土類金属酸化物にはベリリウム、マグネシウム、カル
シウム、ストロンチウム、バリウム酸化物がある。
本発明は、ムライト粉末を主成分とし、二酸化珪素粉末
を含む混合粉末を加圧成形した後、焼成収縮率が一定に
なる！１度以上で焼成することを特徴とするセラミック
ス多層配線回路基板の製造方法にある。
重量で、粒径５μｍ以下のムライト粉末７０％以上及び
粒径２μｍ以下の二酸化珪素粉末３０％以下である混合
粉末が好ましい。
前記、＃ｉ成温度は１５５０〜１６８０Ｃ’が好ましく
。
特に１５８０〜１６２０Ｃが好ましい。
本発明は、ムライト粉末を主成分とし、二酸化珪素粉末
及び酸化アルミニウム粉末を含む混合粉末を加圧成形し
た後、焼成収縮率が一定になる温度以上で焼成すること
を特徴とするセラミックス多層配線回路基板の製造方法
にある。
前記酸化アルミニウム粉末は粒径１μｍ以下であり、１
５重量−以下の含有量が好ましい。酸化アルミニウムは
ムライトの焼結助剤として用いられ、ムライト、シリマ
ナイトを生成する。
Ｓｉｎ、の添加は比誘ＩＥ率を低め、かつムライトの焼
結に際し粒成長を押え１強度を向上させる。
５ｉｎｓは１０〜３０％が好ましい５４０優では強度上
好ましくない。セラミック多層配線回路基板を作製する
のに、導体配線材料を印刷したグリーンシートを多数枚
積層する方法により、高密度に配線されたセラミック多
層配線回路基板が作製される。しかし、内部配線導体を
高密度に配線しようとすると、セラミック絶縁材料と配
線導体材料との熱膨張係数差によりクラックが発生する
。セラミック絶縁材料としてアルミナを用い、配線導体
材料としてタングステンを用いて高密度に配線した場合
には、アルミナの熱膨張係数７５Ｘ１０−’／Ｃ（室温
〜５００Ｇ）とタングステンの熱膨張係数４５Ｘ１Ｇ”
／Ｃ（室温〜５００Ｃ）の差による熱応力のために、基
板内部にクラックが発生するという問題が生じた。゛そ
こで、内部配線導体材料に用しるタングステンまたはモ
リブデンの熱膨張係数４５Ｘ１Ｇ”及び５４Ｘ１０−？
／Ｕに近いセラミック絶縁材料を開発する必要がある。
また、セラミック多層配線回路基板に直接はんだ等で搭
載する半導体部品の熱膨張係数にも近いセラミック絶縁
材料が要求される。アルミナを主成分としたセラミック
絶縁材料の熱膨張係数は７５Ｘ１０す／Ｃ（室温〜ｓ　
ｏｏｃ）であるなめ、半導体部品である／リコン半導体
素子の熱膨張係数３５Ｘ１０−丁／Ｃ（呈＠〜５００１
１：”）の２倍以上熱膨張係数が異る。そのため、実装
時の温度変化により生ずる応力が大きくなり、接続部の
信頼性が低下し゛、断線等が生じる問題があった。また
。
近年半導体部品にガリウムーヒ素半導体素子が用いられ
つつある。このガリウムーヒ素半導体素子の熱膨張係数
は６５Ｘ１０−？／Ｃである。そのため、シリコン半導
体素子とガリウムーヒ素半導体素子を同一基板上に搭載
する場合には、これらの半導体素子の熱膨張係数に近い
セラミック絶縁材料である必要がある。シリコン半導体
素子の熱膨張係数３５　Ｘ　１０−’／Ｃとガリタムー
ヒ素半導体素子の熱膨張係数６５　Ｘ　Ｉ　Ｏ−’／Ｃ
のどちらにも近いセラミック絶縁材料すなわち、熱膨張
係数が３５〜６５Ｘ１０−？／Ｃであること、好ましく
は。
４０〜６０Ｘ１０−？／Ｃであることが必要である。
この値は、内部配線導体材料に用いるタングステンまた
はモリブデンの熱膨張係数４５Ｘ１０−’／Ｃと５４Ｘ
１Ｇ”’／Ｃに近い。このような熱膨張係数をもつセラ
ミック絶縁材料としては、４２〜４５　Ｘ　１０−’／
Ｃの熱膨張係数をもつ３　Ａｔｚ　Ｏｓ・２ＳｊＯｚや
３５〜７５　Ｘ　１０−？／ｌ：’の熱膨張係数差もつ
Ａｔ２０ｓ・８ｉ０ｘ等がある。これらの結晶相を主成
分とした焼結体は、熱膨張係数４０〜６０ＸｌＯ−’／
Ｃ’のセラミック絶縁材料となる。
また、Ａｔ冨ｏ、−５ｔｏ、としては、アンドルーサイ
ト、カイアナイト及びシリマナイトなる結晶相があるが
、いずれも熱膨張係数がほぼ同じであり。
いずれの結晶相であっても熱膨張係数はほとんど変らな
い。一方、アルミナを主成分とする焼結体をセラミック
絶縁材料に用いたセラミック多層配線回路基板は、アル
ミナの比誘１＊が９．５　（ＩＭＨｚ）と大きいために
、電気信号の伝播速度が遅いという問題がある。比誘電
率を低くするためには、セラミック絶縁材料を構成する
結晶相の比誘電率を低くする必要がある。配線導体材料
として用いられるタングステンまたはモリブデン導体材
料と同時に焼成できる可能性があり比誘電率が小さいア
ルミノシリケート材料として３　ＡＬｓ　Ｏｓ・２ｓｔ
ｏ意。
Ａｔ５ｒｓ・８ｉ０ｓ等がある。これらのセラミック絶
縁材料は、それ自身の比誘電率は６〜７　（ＩＭＨｚ）
である。これらの結晶相からなるセラミック絶縁材料は
、比誘電率が小さく、を気信号の伝播速度が速いセラミ
ック多層配線回路基板が得られる。
また、３　ＡＬｓ　Ｏｓ　・２　Ｓ　ｔｏｗをＡｌｓ　
Ｏｓ　ｔ　８　ｓ　０２　ｔアルカリ土類金属酸化物ま
たはアルカリ金属酸化物で焼結する系として添加する５
ｉ０２量全多くして、焼成後に３Ａｔ＊Ｏｓ・２ＳｉＯ
１とＡｋＯｒ８　ｉ０２の結晶相を形成することにした
。しかし、アルカリ金属酸化物やアルカリ土類金属酸化
物の量が多いと、焼結性は良くなるが、これらの酸化物
とＡＬｓ　Ｏｓまたは８ｉ０２との結晶相もしくは非晶
質複合酸化物が生成されセラミック絶縁材料の強度が低
下した。また、比誘電率も高いことから、アルカリ金属
酸化物とアルカリ土類金属酸化物の合計量は１ｗｔチ以
下で、　３Ａｔｚ　Ｏｓ・２ＳｉＱ□とＡｔｚＯｓ・ｓ
　ｉｃｈの固溶限を越えないことが要求される。すなわ
ち、アルカリ金属酸化物やアルカリ土類金属酸化物から
なる結晶相を含まないセラミック絶縁材料としなければ
ならない。また、アルカリ金属酸化物とアルカリ土類金
属酸化物を１ｗｔ％より多く含んだセラミック絶縁材料
では。
焼成が十分に行える温度範囲で、焼成収縮率がばらつき
、安定した焼結体を潜ることができなかった。これは、
焼結体中の結晶相が安定しないためであることがＸ線回
折により確認された。
また、アルカリ金属酸化物とアルカリ土類金属酸化物は
大気中では非常に不安定な物質であり。
放置していると水分等を吸収する。そのため、これらの
酸化＄！Ｊを添加する際には、炭酸化物または水酸化物
として添カ目する方法がとられる。炭酸化物または水酸
化物は、昇温過程で分解し、炭酸ガスま九は水分を放出
する。この際、酸化物は活性な状態となり、焼結性をよ
くする効果もある。
二酸化珪素（Ｓｉｎ、）は酸化物中最も比ｇ１！を率が
小さく、添加する量を多くすることによりセラミック絶
縁材料の比誘電率を小さくできる。すなわちｓ　３Ａｔ
ｘＯｓ　・２８ｉ０１１ｃｓｉＯ＊　’ｔ”添加するこ
とによＩｊ、　３　ＡＬｚ　Ｏｓ・２８ｉ（ｈの比誘電
率より低くすることになる。またｂｓ’ｏ鵞を添加する
ことにより同時に添加し九ＡＬｚ　Ｏｓもしくは３Ａ／
、ｘＱＪ・２Ｓ１０鵞と拡散反応し、　Ａｔ意０３・Ｂ
ｉａｓ　　結晶相を生成する。そのため、セラミック絶
縁材料中に３　Ａｔｓ　Ｏｓ・２Ｓ＋ｏ雪　とＡＬｚ　
Ｏｓ・Ｓｉｎ鵞なる結晶相ができる。これらの結晶相は
非常に安定であり、１６００Ｃ付近の温度では変化しな
い。このことにより焼成収縮率がある温度以上での焼成
によって安定し、上２ミック多層配線回路基板材料とし
ては有望である。また、５ｒｏｓを多く添加すると、焼
成時に３ＡＬ鵞Ｏｓ・２８ｉ０ｘの粒成長を抑制する効
果があることがわかった。このことＫより比誘電率の低
下とともに強度の向上が得られた。
５ｉＯｚの添加量としては、３Ａｔｘ　Ｏｓ・２８ｉ０
雪以外の原料成分中７５ｗｔ＊より多く添加することに
より歳も効果が大きいことがわかった。
セラミック多層配線回路基板の作製方法には。
まずグリーンボディ（生の成形体）を作製し、これに配
線導体を形成し多数枚一括積層し同時焼成を行う必要が
ある。それには、グリーンシート法の他にスリップキャ
スティング法、プレス法による金型成形法、インジェク
ションモールド法等がある。
グリーン７−ト法は、原料粉に溶剤及び熱−可塑性の樹
脂を添加し、攪拌したスラリを脱気した後ドクターブレ
ードを有したグリーンシート作製装置によりグリーンシ
ートをｔ′Ｆ、製する方法である。
スリップキャスティング法は、Ｍ料粉に水１分散剤及び
熱可塑性等の樹脂を添加し攪拌したスラリを例えば石こ
う差内へ流し込んで作製する方法である。
プレスによる金型成形法は、ｉＪＸ料粉に溶剤及び熱可
虚性等の樹脂′ｆ！：添加し、らいかい機等で混合攪拌
した原料粉をふるい、造粒した鎌、金型内に入れて荷重
を加えて作製する方法である。
インジェクションモールド法は、原料粉に熱可塑性樹脂
またはワックス等を加えて射出成形する方法である。
〔発明の実施例〕
（実施例１） 本発明のセラミック多層配線回路基板の一実施例を第１
図に断面図として示す。図において、１はセラミック絶
縁材料であり１図中め太線で示されているのが配線導体
材料８である。また、これらの導体層の相互間は図中の
上下方向の太線で示した所定のスルーホール導体で接続
されている。
４は、金−インジウムろう５で接続されたコバールビン
、６は、はんだ７で接続された半導体部品を示している
。
次に１本発明のセラミック多層配線回路基板の製造方法
の実施例を説明する。なお、以下の記載中１部とあるの
は重量部を、チとあるのは重量％を意味する。
平均粒径２μｍの若干アルミナリッチのムライト粉末（
３ＡｔｚＯｓ・２８ｉ０２）７２部、平均粒径１μｍの
石英粉末（Ｓｉｇｈ　）　２５．３部、平均粒径０．４
ｓｍのアルミナ粉末（Ａ４０ｓ　）　Ｌ　９部及び平均
粒径０．３μｍの炭酸マグネシウム（Ｍｇｓ　（ＣＯＩ
　）４　（ＯＨ）！　・５Ｈ２０）をＭｇＯに換算して
０．８部に、樹脂として平均重合度１０００のポリビニ
ルブチラール５．９部をボールミルに入れ、３時間乾式
混合する。さらに、可塑剤としてブチルフタリルグリコ
ール酸ブチル１．９ｍｔ、溶媒としてトリクロルエチレ
ン４６部、テトラクロルエチレン１７部、ｎ−ｙ’チル
アルコール１８部を加え２０時時間式混合しスラリーを
作製する。
次に真空脱気処理によりスラリーから気泡を除去し、粘
度、ｌｌｌ整を行う。次いで、スラリーをドクターブレ
ードを用いてシリコン処理したポリエステルフィルム支
持体上に０．２３■の厚さに塗布し。
炉を通して乾燥し、セラミックグリーンシートを作製す
る。このセラミック夛リーンシートをシリコン処理した
ポリエステルフィルム支持体より取りはずし、２２０■
間隔に切断する。このようにして作製したセラミックグ
リーンシートをグリーンシートパンチ器を用いて、２０
０■０に切断し。
ガイド用の穴を施す。その後、このガイド用の穴を利用
してセラミックグリーンシートｔ−Ｃ１１ｉｌ定り。
パンチ法により直７４０．１５■の穴を所定位置にスル
ーホールをあけた。さらにタングステン粉末二二トロセ
ルロース：エチルセルロース：ホリヒニルプチラール：
トリクロルエチレン＝１００：３：１：２：２３（重量
比］の導体ペーストをセラミックグリーンシートにあけ
たスルーホールに充填し１次に、スクリーン印刷法によ
り所定回路パターンにしたがって上述した導体ペースト
を印刷する。これらのセラミックグリーンシートをガイ
ド用の穴の位置を合わせて第１図のように３０枚積層し
、温度１２０Ｃ’、２０〜３０Ｋｐ／ｉで加圧し積層し
た。次に、積層されたセラミックグリーンシートを焼成
炉内に入れ、水１ｇ３〜７容ｆ％を含み且つ微量の水蒸
気を含む窒素雰囲気中で。
１２００Ｃまで５０　Ｃ／ｈの昇温速度で昇温し、セラ
ミックグリーンシートを作製する際に史用した樹脂分を
除去した。その後１００　Ｃ／ｈの！７＋温速度で昇温
し最高温度１６２０℃で１時間保持し、無加圧焼成して
第１図のようなセラミック多層配線回路基板を完成した
。このムライト多層板は重量で、ムライト約６７％、Ａ
ｌｓαｇ−ｓｔｏｗ　９チ及び８ｉ０２ガ２ス成分が約
２４％であった。
このようにして作製したセラミック多層配線回路基板に
、無電解ニッケルメッキ及び金メッキを施した後、カー
ボン治具を用いた通常の方法でコバールビン４を金−イ
ンジウムろう５にて接続した。また、半導体部品６をフ
ェースダウンにて直接けんだ７で接続して搭載した。こ
のようにして第１図に示す機能モジュールを作製した。
セラミック多層配線回路基板に用いたセラミック絶縁材
料の熱膨張係数は５０　Ｘ　１０−’／Ｃ（室温〜５０
０Ｃ）であり、内部配線導体材料に用いたタングステン
の熱膨張係数４５Ｘ１０−’／Ｃ（室温〜５００Ｃ）と
一致しており、セラミック絶縁材料と配線導体材料の熱
膨張係数の差による熱応力が発生せず、全くクラックが
生じなかった。
また、スルーホールピッチが０．３　ｍの高密度配線も
可能であった。また、焼成後のセラミック絶縁材料の中
に、結晶相としては、ムライト　（３Ａム０３・２８ｉ
Ｃｈ　）とＡｔ雪０３・５ｊＯｘである。これらの安定
した結晶相は、互いに熱膨張係数が同様の値であるため
、内部応力がほとんどかからない。
また１部加したＭｇｓ　（ＣＯ３）４　（ＯＨ）ｘ　・
５ＨｚＯけ。
昇温中にＭｇＯとなるが、焼成後には、ＭｇＯと他の成
分との複合酸化物は存在しないことが、Ｘ線回折法及び
Ｘ線マイクロアナライザにより確認され九つ コバールビンの引張り強度は４す／ピン以上あり、十分
実使用に耐えうる強度で６つた。また、半導体部品６の
はんだ接続部７け一６５Ｃ〜１５０Ｃでの２０００サイ
クル以上の！度すイクル後にも断線が生じなかった。こ
のように過酷な使用条件下においても十分な接続寿命を
保証できる強度であった。この原因は、３Ａｔ２０３・
２ＳｉＯ，とＡｔｚ　Ｏｓ・Ｓｉｇｈからなる焼結体の
熱膨張係数が５０　Ｘ　１０−’／Ｃであって半導体部
品として使用するシリコン半導体の熱膨張係数ａｓｘｉ
ｏ−’／Ｃ（室温〜５００Ｃ）Ｋ近く、また、ガリウム
ーヒ素半導体の熱膨張係数６５×ｌθ−？／Ｃ（室温〜
５００Ｃ）にも近くシリコン半導体とガリウムーヒ素半
導体を混成したセラミック多層配線回路基板において、
加熱された場合の基板と半導体部品の伸び量の差が少な
く、はんだ接続部に熱応力があまり加わらないためであ
る。従来のアルミナを主成分とする基板の場合は１アル
ミナの熱膨張係数が７５Ｘ１０−γ／Ｃであって、現在
半導体部品として主流のシリコン半導体素子の熱膨張係
数と大きく異なり、このため加熱された場合にはんだ接
続部に熱応力が加わって早期に断線が起こっていた。
一方、内部配線導体２による信号の伝播遅延時間は８．
１　ｎ　ｓ　／　ｍであった。この１直は、セラミック
絶縁材料の比誘電率が６．２であったことに対応してい
る、アルミナを主成分とする焼結体でできている従来の
多層配線回路基板では、セラミック絶縁材料の比誘電率
が約９．５であり、信号の伝播遅延時間がｌｏ、２ｎ８
／ｍであるため１本実施例・　によれば信号の伝播遅延
時間が約２０９６低減されたことになる。
（実施例２） セラミック原料粉末の配合量を第１表（重量％）に示す
ようにした以外は、実施例１と同様の方法でセラミック
多層配線回路基板を作製した。第１した。実施例１と同
様の方法を用いて、第１図に示す機能モジュールを作製
した。ムライト以外の添加原料を７ラツクスとする。
４１表（１） 第２表は得られた基板のＡｌ１０３・Ｓｉｇｈ相の含有
量（重量Ｌ）及び、Ｊ３表は同じく得られた基板のガラ
ス成分の含有量（重量％）である。得られた基板の組織
は主成分としてムライトであり。
ＭｇＯはムライト中、或いはＡ／、！　ｏ、・５ｉＣｈ
中に固溶するが、その固溶量は原料のＭｇＯに換算して
１−以下である。それを越えると別の結晶相が形成され
、基質と異なる熱膨張係数となるので好ましくない。ム
ライト量７０ｗｔ％（４１〜７）及び８０　ｗｔ　’ｉ
ｒ　（４２２〜２８　）　Ｋツイテ、　７　ラックス中
のＳｉｇｈｔと曲げ強さの関係を第２図に示す１曲げ試
験は、ＪＩＳＫ基づき４点曲げ法とした。図より、ガラ
ス成分を増加するに従い１曲げ強さが急激に増加する方
向にある。すなわち。
ムライト量７０ｗｔ％の場合には１曲げ強さ１８０ＭＰ
ａ以上となるのは、７ラツクス中の８ｆＣｈ量が８０　
ｗ　ｔチより多い組成であり、また、ムライト量８０ｗ
ｔ＊の場合は、フラックス中の５ｊＯｚ量が７５ｗｔ’
Ｊより多い組成である。
第３図は、添加したＳｉＯ２量と曲げ強度との関係を示
す線図である。図に示す如＜、８ｉ０冨の添加によって
ムライトの焼結性が向上し、急激に強度が向上するが、
２０％以上になると逆に急激に強度が低下するので、過
剰に添加するのは好ましくない。特に、４０チ以上にな
ると焼結性が低下し強度が低下する。５ｉＯｉの添加に
よってムライトの焼結性を向上させ強度を高めるのけガ
ラス成分の形成によるものと考えられる。
第２表 第３表 第４図は曲げ強さとＡｌｘ　Ｏｓ添加量との関係を示す
線図である。図に示す如＜　、　Ａｌ１　Ｏｓの添加に
よって強度が急激に低下する。従って＋　Ａ４０ｓの添
加量は５％以下が好ましい。
次に、ムライト量７０ｗｔ％及び８０Ｗｔ＊について、
フラックス中のＳｉｇｈｔと比誘電率の関係を第５図に
示す。比誘電率の測定はＩ　Ｍ　Ｈｚ一定とした。フラ
ックス中の５ｉＯｚ量を増加するに従い、比誘電率も減
少する傾向を示す。すなわち。
ムライト量８０ｗｔ％の場合には、比誘電率６．７以下
となるのは、フラックス中の５ｉＯ１量８５ｗｔチより
多い組成であり、また、ムライト量７０ｗｔ％の場合は
、７ラツクス中の８ｉＯｔ量約５Ｑｗｔ％でも比誘電率
は６．７より小さくなっている。
第６図は比＋！１電率と５ｉ（ｈ添加量との関係を示す
線図である。８ｉ０ｚの添加によって比誘電率が顕著に
低下する。、Ｉｆｆに、１５−以上で急激に比誘電率が
低下するので、それ以上の添加が好ましい。
第７図は各試料の焼成温度と焼成収縮率との関係を示す
線図である。図に示す如く、実施例１の試料は１５８０
Ｃ以上の焼成温度で一定の収縮率となるが、ＭｇＯ量が
ム１の４．１チ及びＣａＯ量とＮａ！ｏ量の合計量が１
７％であるものは焼成温度が１４００〜１７００Ｃの間
で変化して一定にならない。このことは電気炉中で大量
に焼成する場合に。
炉中の温度が場所によって異なることから同じ組成のも
のでも異なる焼成収縮率のものが得られ。
製品にバラツキを生じるのでまずい。
第８図はＡｔｓ　０３添加量と基板に生成するＡｔｚ　
Ｕｓ・８１０１量との関係を示す線図である。
図に示す如＜　＊　ＡＬｚ　Ｏｓの添加量によってＡ４
０３・５ｆ（ｈが増加する。このＡＡＩ　Ｏｓ・８ｊＯ
鵞はムライトと同等の性質を有する。
これらの結果より１曲げ強さが大きく比誘電率が小さい
組成は、ムライト量７０Ｗｔ＊の場合には、フラックス
中の８ｆＯｚ量が８０ｗｔ％より多い組成であり、また
、ムライト量８０ｗｔ＊の場合は、フラックス中の５ｉ
ｏ−１が８５ｗｔ１より多い組成である。すなわち、ア
ルカリ土類金属酸化物（ＭｇＯ）として、１ｗｔ％以下
の組成である。
次に、これらの組成のセラミック絶縁材料について、焼
結体中の結晶相の同定を行うためにＸ線回折を行った。
暁成過徨における結晶相の変化の１例を図４に示す。ア
ルカリ土類金属酸化物（ＭｇＯ）量が１ｗｔ％より多い
場合には、焼成過程で、Ａｔ２０３・ＭｇＯと２Ａｔ鵞
α１２Ｍｇｏ・５ｓｔｏ、ができるが、焼成が十分行う
ことができる１６１）Ｏｔ：”付近では、　３Ａｔｓ　
Ｏｓ・２ＳｉＯ，とＡｔｘＯｓ・５ｉＯｉ　　の他にＡ
Ｌｓ　Ｏｓ　、　Ｍｇ　Ｏ及び８ｉ０ｚからなる結晶相
が数多くできるため同定することができない。そのため
、各温度における焼成収縮率が一定とならず、ばらつき
が大きい問題点がある。
一方、アルカリ土類金属酸化物（ＭｇＯ）量がｌ　ｗ　
ｔ　％以下の場合には、９１！Ｉ成過程で、多量に添加
した５１０２とＡ１種αｌＭｇＯ，２Ａｔ！α１２Ｍｇ
。
・５ＳｉＱ１ができるが、焼成が十分行うことができる
１６００１：ｌ’付近では、３ＡＬ２０ｓ・ｚｓｓｏ、
及びＡＡＩ　０３−８　ｉ　ＯＨのみとなり安定な結晶
相となる。
そのため、１５５０Ｃよりも高い焼成温度、すなわち十
分焼成できる温度では結晶相の変化がなく焼成収縮率も
安定している。また、第１表の朧２９〜５６に示した組
成についても同様の結果であった。すなわち、アルカリ
金属酸化物とアルカリ土類金属酸化物の合計量がｌ　ｗ
　ｔ　％より多い場合には１曲げ強さが１８０ＭＰａよ
り低いか、比誘電率が６．７より大きくなる。また、焼
成後の拵晶相４ｂ安定セｉ’　、　３　Ａ１２０３　・
２８ｉ０ｚ　トＡｌｔｏｓ　・８ｉ（Ｌｈ以外にも不安
定な結晶相ができた。
一方、アルカリ金属酸化物とアルカリ土類金属酸化物の
合計量がＩＷｔ−以下であれば１曲げ強さが１８０ＭＰ
ａ以上で、且つ比誘電率が６．７以下であった。また、
焼成後の結晶相も安定しており、１５５０Ｃ以上の焼成
温度では、３　Ａｔｘ　Ｏｓ・２ＳｉＯ鵞とＡｔ！０３
・Ｂｌｏｚの２種類の結晶相のみであった。すなわち、
添加したアルカリ金属酸化物とアルカリ土類金属酸化物
は、　３　Ａｔ２０ｓ・２８１０ｚまたけＡｔ霊０３・
５ｉｎｓ結晶相中に拡散固溶している。
、８１表に示した組成のセラミック絶縁材料の熱膨張係
数は４０〜６０Ｘ１０−？／Ｃ（室温〜５００Ｃ）の範
囲であり、内部配線導体材料に用いたタングステンの熱
膨張係数４５ｘｘＯ−’／Ｃ（室温〜５００Ｃ）とほぼ
一致しており、セラミック絶、縁材料と配線導体材料の
熱膨張係数の差による熱応力が小さく、全くクラックが
認められなかった。
アルカリ金属酸化物とアルカリ土類金属酸化物の合計量
が１ｗｔ％以下の組成（第１ｆｆ）に２いては、コバー
ルビンの引張り強度は４ＫＦ／ピン以上あり、十分実使
用に耐えうる強度でめった。また、半導体部品のはんだ
接続部は一６５Ｃ−１５００での２０００サイクル以上
の温度サイクル後にも断線が生じなかった。このような
過酷な便用条件下においても十分な接続寿命を深紅でき
る強度であった。これは、半導体部品として使用するシ
リコン半導体の熱膨張係数ａｓｘｔｏ−’／Ｃ（室温〜
５００Ｃ）に近く、また、ガリウムーヒ素半導体の熱膨
張係数６５Ｘ１０−’／Ｃ（室温〜５００Ｃ）にも近く
、これらを混成したセラミック多層配線回路基板におい
ても、加熱された場合の基板と半導体部品の伸び量の差
が少なく、はんだ接続部に熱応力があまり加わらないた
めである。
一方、内部配線導体による信号の伝播遅延時間は８．４
　ｎ！ｉ　／　ｍ以下であった。この値は、セラミック
絶縁材料の比誘電率が６．７以下であることに対応して
いる。アルミナ系のセラミック絶縁材料が約９．５　％
であり、信号の伝播遅延時間が１０．２（Ｈｓ　／　ｍ
であるため１本実施例によれば、信号の伝播遅延時間が
約１７−以上低減されたことになる。
第９図は本発明の実施例１で製作した基板を用いた半導
体装置実装の構成図である。１１　：ＬＳＩチップ、１
２：本表明基板、１３：ＣＣＶ（はんだ３５０〜４００
Ｃ’ｌ、１４：炭化ケイ素封正体。
１５ニブリント回路板、１６：パツクボード（プリント
回路板）、１７：はんだ（２５０〜３００Ｇ）、１８：
冷却水、１９：低温はんだ（１５０〜２００Ｃ’） 〔発明の効果〕 本発明によれば、セラミック絶縁材料として。
３　Ａｌｚ　Ｏｓ・２ＳｉＣｈとＡｔ２　Ｏ３・８ｉ０
！からなる結晶相を用いることにより、内部導体配線層
に用いるタングステンまたはモリブデンとの熱膨張係数
の適合性が良いことから高密度配線が可能となり、また
、比誘電率が低く、且つ高強度のセラミック多層配線回
路基板材料が得られる。これにより、セラミック絶縁材
料と配線導体材料の熱膨張係数の差によるクラックの発
生がなく、ま九、熱による応力で発生する基板のクラッ
ク及び基板と半導体部品の接続部の断線等を防止し、高
品質で且つ高信頼性のセラミック多層配線回路基板材料
が得られる。
【図面の簡単な説明】
第１図は１本発明のセラミック多層配線回路基板及びそ
れを用いた機能モジュールの断面図、第２図はフラック
ス中の５ｔｏｔ量と曲げ強さの関係を示す線図、第３図
及び＠４図は各々曲げ強さとＳ＋Ｃｈｆ及びＡＬｚ　Ｏ
ｓ　Ｊｌ−との関係を示す線図、第５図はフラックス中
の５ｉＯ２ｊｔと比ｔ１１！率の関係を示す線図、第６
図は比誘電率とＳｉＱ＊ｊｌｌとの関係を示す線図、第
７図は焼成温度と焼成収縮率との関係を示す線図、第８
図はＡｌｚ　Ｏｓ　′−８ｉｏｘ量とｈｔ＊　Ｏｓ　Ｊ
ｌとの関係を示す線図及び第９図は本発明の基板を用い
た半導体装置の実装構造の１例を示す構成図である。 １・・・本発明のセラミック絶縁材料、２・・・配線導
体材料、３・・・本発明のセラミック多層配線回路基板
。 ４・・・コバールビン、５・・・金−インシラムロ’５
．６・・・半導体部品、７・・・はんだ。 茅　２　目 フランクス中角５１０２量　（ｗｔ’Ａ）５ｉθ２　（
’／、） 第　４　囚 Ａノ２θｊ　（’Ａ） 茅　５　目 フランクス中＾５７０ｘ量＜Ｗｔ”／、）第６　固 Ｓ４　θｚ　　（’／’） 草７　目 燻べ温度　（”ｃ） Ａｌｘρ、（２）

Claims (1)

  1. 【特許請求の範囲】 １、ムライトを主成分とし、二酸化珪素を含む焼結体か
    らなることを特徴とするセラミックス多層配線回路基板
    。 ２、前記ムライトは酸化アルミニウムと二酸化珪素とが
    モル比で３〜４未満対２であり、ムライトの含有量は７
    ０重量％以上である特許請求の範囲第１項に記載のセラ
    ミックス多層配線回路基板。 ３、前記二酸化珪素は３０重量％以下であり、非晶質で
    ある特許請求の範囲第１項又は第２項のいずれかに記載
    のセラミックス多層配線回路基板。 ４、ムライトを主成分とし、二酸化珪素及び酸化アルミ
    ニウムと二酸化珪素とがモル比で１対０．７〜１の複合
    酸化物を含有することを特徴とするセラミックス多層回
    路基板。 ５、前記複合酸化物はアンダルサイト、カイアナイト及
    びシリマナイトの少なくとも１つである特許請求の範囲
    第４項に記載のセラミックス多層回路基板。 ６、重量で、ムライト７０％以上、二酸化珪素３０％以
    下及び複合酸化物３０％以下である特許請求の範囲第４
    項又は第５項に記載のセラミックス多層回路基板。 ７、ムライトを主成分とし、二酸化珪素、酸化アルミニ
    ウムと二酸化珪素とがモル比で１対０．７〜１の複合酸
    化物、酸化アルミニウム、少量のアルカリ金属酸化物及
    びアルカリ土類金属酸化物から選ばれた少なくとも１種
    を含むことを特徴とするセラミックス多層回路基板。 ８、重量で、ムライト７０％以上、二酸化珪素３０％以
    下、複合酸化物３０％以下、酸化アルミニウム１５％以
    下、アルカリ金属酸化物及びアルカリ土類金属酸化物か
    ら選ばれた少なくとも１種を１％以下である特許請求の
    範囲第７項に記載のセラミックス多層配線回路基板。 ９、前記アルカリ金属酸化物及びアルカリ土類金属酸化
    物は前記ムライト中に実質的に全部固溶している特許請
    求の範囲第７項又は第８項に記載のセラミックス多層配
    線回路基板。 １０、ムライト粉末を主成分とし、二酸化珪素粉末を含
    む混合粉末を加圧成形した後、焼成収縮率が一定になる
    温度以上で焼成することを特徴とするセラミックス多層
    配線回路基板の製造方法。 １１、重量で、粒径５μｍ以下のムライト粉末７０％以
    上及び粒径２μｍ以下の二酸化珪素粉末３０％以下であ
    る特許請求の範囲第１０項に記載のセラミックス多層配
    線回路基板の製造方法。 １２、前記焼成温度が１５５０〜１６８０℃である特許
    請求の範囲第１０項又は第１１項に記載のセラミックス
    多層配線回路基板の製造法。 １３、ムライト粉末を主成分とし、二酸化珪素粉末及び
    酸化アルミニウム粉末を含む混合粉末を加圧成形した後
    、焼成収縮率が一定になる温度以上で焼成することを特
    徴とするセラミックス多層配線回路基板の製造方法。 １４、前記酸化アルミニウム粉末は粒径１μｍ以下であ
    り、１５重量％以下である特許請求の範囲第１３項に記
    載のセラミックス多層配線回路基板の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0610927B2 (ja) * 1985-04-05 1994-02-09 株式会社日立製作所 セラミック基板の製造方法
US5015609A (en) * 1986-09-16 1991-05-14 Lanxide Technology Company, Lp Ceramic composite structures having intrinsically fitted encasement members thereon and methods of making the same
US4775596A (en) * 1987-02-18 1988-10-04 Corning Glass Works Composite substrate for integrated circuits
JP2760541B2 (ja) * 1988-03-02 1998-06-04 新光電気工業株式会社 セラミック組成物
DE3814863A1 (de) * 1988-05-02 1989-11-16 Siemens Ag Verfahren zum herstellen von vielschichtenkeramik auf silikatbasis
US4914813A (en) * 1988-11-25 1990-04-10 Innovative Packing Technology Refurbishing of prior used laminated ceramic packages
US4996630A (en) * 1989-09-27 1991-02-26 Plessey Electronic Systems Corp. Hybrid module electronics package
USRE34291E (en) * 1989-09-27 1993-06-22 Gec-Marconi Electronic Systems Corp. Hybrid module electronics package
CA2036771A1 (en) * 1990-02-22 1991-09-30 Jun Inasaka Multilayer ceramic wiring substrate and pin connecting structure
JPH0829993B2 (ja) * 1991-09-23 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション セラミツク複合構造及びその製造方法
JPH06169174A (ja) * 1992-08-17 1994-06-14 Praxair Technol Inc 多層セラミック構造物からのバインダー除去
US5673478A (en) * 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
US6081026A (en) * 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6762367B2 (en) * 2002-09-17 2004-07-13 International Business Machines Corporation Electronic package having high density signal wires with low resistance
CN100352319C (zh) * 2002-09-20 2007-11-28 日本特殊陶业株式会社 由树脂制成的带有插脚的电路板
JP4566866B2 (ja) * 2005-09-07 2010-10-20 新光電気工業株式会社 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法
CN108530021A (zh) * 2018-04-16 2018-09-14 广东金意陶陶瓷集团有限公司 一种高导热的电热瓷砖及制作方法
JP7257503B2 (ja) * 2019-03-29 2023-04-13 京セラ株式会社 配線基板、電子装置用パッケージ及び電子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57115895A (en) * 1981-01-12 1982-07-19 Hitachi Ltd Mullite sintered material and method of producing same
JPS6136168A (ja) * 1984-07-27 1986-02-20 株式会社日立製作所 多層回路板とその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB678636A (ja) *
GB736148A (en) * 1952-02-01 1955-09-07 Morgan Crucible Co Ceramic materials
US3773532A (en) * 1972-07-13 1973-11-20 Taylors Sons Co Chas Mullite-chrome refractory
US4272500A (en) * 1978-05-08 1981-06-09 International Business Machines Corporation Process for forming mullite
JPS55139709A (en) * 1979-04-18 1980-10-31 Fujitsu Ltd Method of fabricating mullite substrate
US4396720A (en) * 1982-07-06 1983-08-02 Corning Glass Works Transparent glass-ceramics containing mullite
JPS6014494A (ja) * 1983-07-04 1985-01-25 株式会社日立製作所 セラミツク多層配線基板およびその製造方法
JPS60136294A (ja) * 1983-12-23 1985-07-19 株式会社日立製作所 セラミック多層配線回路板
US4528275A (en) * 1984-06-04 1985-07-09 General Electric Company Mullite-cordierite composite ceramic and method for preparation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57115895A (en) * 1981-01-12 1982-07-19 Hitachi Ltd Mullite sintered material and method of producing same
JPS6136168A (ja) * 1984-07-27 1986-02-20 株式会社日立製作所 多層回路板とその製造方法

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