JPH02224223A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02224223A JPH02224223A JP1043038A JP4303889A JPH02224223A JP H02224223 A JPH02224223 A JP H02224223A JP 1043038 A JP1043038 A JP 1043038A JP 4303889 A JP4303889 A JP 4303889A JP H02224223 A JPH02224223 A JP H02224223A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯ３型電界効果トランジスタ（ＭＯＳ型ＦＥＴ）の改
良、特に、ソース・ドレインを形成するためのイオン注
入時に、ゲート電極にイオンのチャネリングが発生しな
いようにする構造的改良に関し、 工程の増加をともなうことなく、ゲート電極にチャネリ
ングの発生がな（、安定した特性を有し、しかも、ゲー
ト電極の抵抗が低いＭＯＳ型ＦＥＴを提供することを目
的とし、 一導電型の半導体層上のゲート電極形成領域上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上に多結晶半導
体層とアモルファス半導体層との積層体よりなるゲート
電極とをもって構成される。
良、特に、ソース・ドレインを形成するためのイオン注
入時に、ゲート電極にイオンのチャネリングが発生しな
いようにする構造的改良に関し、 工程の増加をともなうことなく、ゲート電極にチャネリ
ングの発生がな（、安定した特性を有し、しかも、ゲー
ト電極の抵抗が低いＭＯＳ型ＦＥＴを提供することを目
的とし、 一導電型の半導体層上のゲート電極形成領域上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上に多結晶半導
体層とアモルファス半導体層との積層体よりなるゲート
電極とをもって構成される。
本発明は、ＭＯ３型電界効果トランジスタ（ＭＯＳ型Ｆ
ＥＴ）の改良、特に、ソース・ドレインを形成するため
のイオン注入時に、ゲート電極にイオンのチャネリング
が発生しないようにする構造的改良に関する。
ＥＴ）の改良、特に、ソース・ドレインを形成するため
のイオン注入時に、ゲート電極にイオンのチャネリング
が発生しないようにする構造的改良に関する。
第７図参照
第７図は、従来技術に係るＭＯＳ型ＦＥＴの構成図であ
る０図において、３は例えばｎ型のシリコン層であり、
５はＬＯＧＯＳフィールド絶縁膜であり、６はゲート酸
化膜であり、９は多結晶シリコンよりなるゲート電極で
あり、１７は二酸化シリコン絶縁膜であり、１６はｐ型
不純物がイオン注入されて形成されたソース・ドレイン
であり、１８はソース・ドレイン電極である。
る０図において、３は例えばｎ型のシリコン層であり、
５はＬＯＧＯＳフィールド絶縁膜であり、６はゲート酸
化膜であり、９は多結晶シリコンよりなるゲート電極で
あり、１７は二酸化シリコン絶縁膜であり、１６はｐ型
不純物がイオン注入されて形成されたソース・ドレイン
であり、１８はソース・ドレイン電極である。
ソース・ドレイン１６は、ゲート電極９を形成した後に
、これをマスクとしてセルファラインでｐ型の不純物を
イオン注入することによって形成される。この時、ゲー
ト電極９にイオンのチャネリングが発生するとＭＯ３型
ＦＥＴの特性が劣化する。近年、高速化のために、ゲー
ト長がますます短くなっているが、ゲート長が短くなる
ほど、チャネリングの影響は大きくなる。ゲート電極の
チャネリング防止対策としては、これまで、次の方法が
用いられている。すなわち、ゲート酸化膜６上に多結晶
シリコンよりなるゲート電極９を形成し、次いで、ゲー
ト電極９をなす多結晶シリコン層の表面を酸化して二酸
化シリコン膜１７を形成するか、または、ＣＶＤ法等を
使用して、ゲート電極９をなす多結晶シリコン層上に二
酸化シリコン１Ｋ１７を形成した後に、ソース・ドレイ
ン形成のためのイオン注入をすることによって、イオン
がゲート電極を突き抜けるチャネリング現象の発生を防
止している。
、これをマスクとしてセルファラインでｐ型の不純物を
イオン注入することによって形成される。この時、ゲー
ト電極９にイオンのチャネリングが発生するとＭＯ３型
ＦＥＴの特性が劣化する。近年、高速化のために、ゲー
ト長がますます短くなっているが、ゲート長が短くなる
ほど、チャネリングの影響は大きくなる。ゲート電極の
チャネリング防止対策としては、これまで、次の方法が
用いられている。すなわち、ゲート酸化膜６上に多結晶
シリコンよりなるゲート電極９を形成し、次いで、ゲー
ト電極９をなす多結晶シリコン層の表面を酸化して二酸
化シリコン膜１７を形成するか、または、ＣＶＤ法等を
使用して、ゲート電極９をなす多結晶シリコン層上に二
酸化シリコン１Ｋ１７を形成した後に、ソース・ドレイ
ン形成のためのイオン注入をすることによって、イオン
がゲート電極を突き抜けるチャネリング現象の発生を防
止している。
ところで、ゲート電極をなす多結晶シリコン層の表面に
二酸化シリコン膜を形成するために、工程が増加する。
二酸化シリコン膜を形成するために、工程が増加する。
また、ゲート電極９の抵抗を低減するために不純物リン
をドープするが、不純物リンの濃度が高くなると、多結
晶シリコンのグレインが大きく成長するため、多結晶シ
リコンの表面を二酸化シリコン膜でブロックしてもチャ
ネリングが発生しやすくなるので、リン濃度をあまり高
くすることができず、したがって、ゲート電極９の抵抗
を十分低くすることができない、抵抗を低減するために
、多結晶シリコン層上にシリサイド等を積層する方法も
あるが、工程が増加し、好ましくない。
をドープするが、不純物リンの濃度が高くなると、多結
晶シリコンのグレインが大きく成長するため、多結晶シ
リコンの表面を二酸化シリコン膜でブロックしてもチャ
ネリングが発生しやすくなるので、リン濃度をあまり高
くすることができず、したがって、ゲート電極９の抵抗
を十分低くすることができない、抵抗を低減するために
、多結晶シリコン層上にシリサイド等を積層する方法も
あるが、工程が増加し、好ましくない。
本発明の目的は、この欠点を解消することにあり、工程
の増加をともなうことなく、ゲート電極にチャネリング
の発生がなく、安定した特性を有し、しかも、ゲート電
極の抵抗が低いＭＯ３型ＦＥＴを提供することにある。
の増加をともなうことなく、ゲート電極にチャネリング
の発生がなく、安定した特性を有し、しかも、ゲート電
極の抵抗が低いＭＯ３型ＦＥＴを提供することにある。
上記の目的は、−導電型の半導体層（３）上のゲート電
極形成領域上に形成されたゲート絶縁膜（６）と、この
ゲート絶縁膜（６）上に多結晶半導体層（，７）とアモ
ルファス半導体層（８）との積層体よりなるゲート電極
（９）とを有する半導体装置によって達成される。
極形成領域上に形成されたゲート絶縁膜（６）と、この
ゲート絶縁膜（６）上に多結晶半導体層（，７）とアモ
ルファス半導体層（８）との積層体よりなるゲート電極
（９）とを有する半導体装置によって達成される。
本発明に係るＭＯ３型ＦＥＴにおいては、ゲート電極９
をなす多結晶シリコン屓７上に、チャネリングの原因と
なるグレインが存在しないアモルファスシリコン層８が
形成されているので、このアモルファスシリコン層８に
よってソース・ドレイン形成のためのイオン注入時のゲ
ート電極のチャネリングはブロックされる。また、アモ
ルファスシリコンに不純物をドーピングした後に熱処理
をなすと、抵抗値が多結晶シリコンより２０％程度低く
なるので、ゲート電極の抵抗は低くなる。なお、ゲート
電極９をアモルファスシリコンのみで形成しないのは、
アモルファスシリコンの成長速度が多結晶シリコンの１
／４以下であるためであって、多結晶シリコンとアモル
ファスシリコンとの積層体を形成することによって、こ
の欠点を補っている。
をなす多結晶シリコン屓７上に、チャネリングの原因と
なるグレインが存在しないアモルファスシリコン層８が
形成されているので、このアモルファスシリコン層８に
よってソース・ドレイン形成のためのイオン注入時のゲ
ート電極のチャネリングはブロックされる。また、アモ
ルファスシリコンに不純物をドーピングした後に熱処理
をなすと、抵抗値が多結晶シリコンより２０％程度低く
なるので、ゲート電極の抵抗は低くなる。なお、ゲート
電極９をアモルファスシリコンのみで形成しないのは、
アモルファスシリコンの成長速度が多結晶シリコンの１
／４以下であるためであって、多結晶シリコンとアモル
ファスシリコンとの積層体を形成することによって、こ
の欠点を補っている。
以下、図面を参照しつ一１本発明の一実施例に係る相補
型ＭＯＳＦＥＴの製造方法について説明して、本発明の
構成をさらに明らかにする。
型ＭＯＳＦＥＴの製造方法について説明して、本発明の
構成をさらに明らかにする。
第２図参照
例えば、ｐ型シリコン基板１のｐチャンネルＦＥＴ形成
領域にアンチモン等のｎ型不純物をイオン注入して１０
反転防止層２を形成し、全面に１．５Ｊｌ厚程度にｎ型
２９３７層３をエピタキシャル成長した後、ｎチャンネ
ルＦＥＴ形成領域にボロン等のｐ型不純物をイオン注入
してｐ型ウエル４を形成する０次いで、素子形成領域を
囲んでＬａｃｏｓフィールド絶縁１ＩＩ５を形成し、全
面を酸化してゲート酸化膜６を２００人厚程度に形成し
、次にＣＶＤ法を使用し、成長温度的６００“Ｃにおい
て多結晶シリコン層７を１，５００人厚程度に形成し、
続いて成長温度を約５７０°Ｃに下げてアモルファスシ
リコン層８をｉ、ｓｏｏ人厚人皮程度成する。
領域にアンチモン等のｎ型不純物をイオン注入して１０
反転防止層２を形成し、全面に１．５Ｊｌ厚程度にｎ型
２９３７層３をエピタキシャル成長した後、ｎチャンネ
ルＦＥＴ形成領域にボロン等のｐ型不純物をイオン注入
してｐ型ウエル４を形成する０次いで、素子形成領域を
囲んでＬａｃｏｓフィールド絶縁１ＩＩ５を形成し、全
面を酸化してゲート酸化膜６を２００人厚程度に形成し
、次にＣＶＤ法を使用し、成長温度的６００“Ｃにおい
て多結晶シリコン層７を１，５００人厚程度に形成し、
続いて成長温度を約５７０°Ｃに下げてアモルファスシ
リコン層８をｉ、ｓｏｏ人厚人皮程度成する。
第３図参照
リン等のｎ型不純物を打ち込みエネルギー約７０ＫｅＶ
、 ドーズ量的７ Ｘ １０ ”ＣＩ−”をもってイ
オン注入してゲートドーピングをなした後、多結晶シリ
コン層７とアモルファスシリコン層８とをパターニング
してゲート電極９を形成する。
、 ドーズ量的７ Ｘ １０ ”ＣＩ−”をもってイ
オン注入してゲートドーピングをなした後、多結晶シリ
コン層７とアモルファスシリコン層８とをパターニング
してゲート電極９を形成する。
第４図参照
ｎチャンネルＦＥＴのソース・ドレインの低不純物濃度
領域を形成するため、ｐチャンネルＦＥＴ形成領域にレ
ジスト層１０を形成し、リン等のｎ型不純物を打ち込み
エネルギー約５０ＫｅＶ。
領域を形成するため、ｐチャンネルＦＥＴ形成領域にレ
ジスト層１０を形成し、リン等のｎ型不純物を打ち込み
エネルギー約５０ＫｅＶ。
ドーズ量的Ｉ Ｘ １０ ｌ３ＣＩ−”をもってイオン
注入してｎ−層１１を形成する。
注入してｎ−層１１を形成する。
第５図参照
レジスト層１０を除去し、ＣＶＤ法等を使用して全面に
二酸化シリコン層を２．５００人厚程度に形成し、反応
性イオンエツチングをなしてゲート電極の側壁のみに二
酸化シリコン層１２を残留し、ｐチャンネルＦＥＴ形成
領域に再びレジスト層１３を形成し、ヒ素等のｎ型不純
物を打ち込みエネルギー約１２０ＫｅＶ、 ドーズ量
的４ Ｘ １０ ”ＣＭ−”をもってイオン注入し、ｎ
チャンネルＦＥＴのソース・ドレイン１４を形成する。
二酸化シリコン層を２．５００人厚程度に形成し、反応
性イオンエツチングをなしてゲート電極の側壁のみに二
酸化シリコン層１２を残留し、ｐチャンネルＦＥＴ形成
領域に再びレジスト層１３を形成し、ヒ素等のｎ型不純
物を打ち込みエネルギー約１２０ＫｅＶ、 ドーズ量
的４ Ｘ １０ ”ＣＭ−”をもってイオン注入し、ｎ
チャンネルＦＥＴのソース・ドレイン１４を形成する。
第６図参照
レジスト層１３を除去し、ｎチャンネルＦＥＴ形成領域
にレジスト層１５を形成した後、２フツ化ボロン等のｐ
型不純物を打ち込みエネルギー約６０ＫｅＶ、 ドー
ズ量的２ ｘ １０ ”ｅｌｌ−”をもってイオン注入
し、ｐチャンネルＦＥＴのソース・ドレイン１６を形成
する。
にレジスト層１５を形成した後、２フツ化ボロン等のｐ
型不純物を打ち込みエネルギー約６０ＫｅＶ、 ドー
ズ量的２ ｘ １０ ”ｅｌｌ−”をもってイオン注入
し、ｐチャンネルＦＥＴのソース・ドレイン１６を形成
する。
第１図参照
レジスト層１５を除去し、ＣＶＤ法等を使用して全面に
二酸化シリコン等の絶縁膜１７を１，０００人厚程度に
形成してソース・ドレイン電極形成領域に開口を形成し
、次いで、アルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１８を形成する。
二酸化シリコン等の絶縁膜１７を１，０００人厚程度に
形成してソース・ドレイン電極形成領域に開口を形成し
、次いで、アルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１８を形成する。
以上説明せるとおり、本発明に係るＭＯ３型ＦＥＴにお
いては、ゲート電極が多結晶シリコン層とアモルファス
シリコン層との積層体をもって構成されているので、ゲ
ート電極をマスクとしてセルファラインでソース・ドレ
イン形成領域にイオン注入する時に、チャネリングの原
因となるグレインが存在しないアモルファスシリコン層
によってゲート電極にイオンのチャネリングが発生する
ことが防止される。ゲート電極のチャネリングがなくな
れば、従来３００〜４００人程度あったゲート酸化膜の
厚さを半分程度に薄くすることができるので、ＭＯ３型
ＦＥＴのしきい値電圧を低くすることが可能になる。ま
た、アモルファスシリコンの抵抗は多結晶シリコンより
低いので、ゲート電極の抵抗を低くすることができる。
いては、ゲート電極が多結晶シリコン層とアモルファス
シリコン層との積層体をもって構成されているので、ゲ
ート電極をマスクとしてセルファラインでソース・ドレ
イン形成領域にイオン注入する時に、チャネリングの原
因となるグレインが存在しないアモルファスシリコン層
によってゲート電極にイオンのチャネリングが発生する
ことが防止される。ゲート電極のチャネリングがなくな
れば、従来３００〜４００人程度あったゲート酸化膜の
厚さを半分程度に薄くすることができるので、ＭＯ３型
ＦＥＴのしきい値電圧を低くすることが可能になる。ま
た、アモルファスシリコンの抵抗は多結晶シリコンより
低いので、ゲート電極の抵抗を低くすることができる。
ゲート電極の抵抗を従来のま−とすれば、ゲート電極の
厚さを薄くすることができるので、平坦化が可能になり
、配線の信鯨性が向上する。なお、ゲート電極をなす多
結晶シリコンとアモルファスシリコンとは、ＣＶＤ法に
よる同一工程で、た−′成長温度を変えるだけで形成す
ることができるので、製造は容易であり、製造工程は特
に増加しない。
厚さを薄くすることができるので、平坦化が可能になり
、配線の信鯨性が向上する。なお、ゲート電極をなす多
結晶シリコンとアモルファスシリコンとは、ＣＶＤ法に
よる同一工程で、た−′成長温度を変えるだけで形成す
ることができるので、製造は容易であり、製造工程は特
に増加しない。
第１図は、本発明の一実施例に係るＣ−ＭＯＳＦＥＴの
構成図である。 第２図〜第６図は、本発明の一実施例に係るＣ−ＭＯＳ
ＦＥＴの製造工程図である。 第７図は、従来技術に係るＭＯＳＦＥＴの構成図である
。 １・・・反対導電型半導体基板、 ２・・・−導電型反転防止層、 ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８ ・ ・ ９ ・ ・ ｌＯ・ ・ １１・ ・ １２・ ・ １３・ ・ １４・ ・ １５・ ・ １６・ ・ １７・ ・ １８・ ・ ・−導電型半導体層、 ・反対導電型ウェル、 ・ＬＯＣＯＳ絶縁膜、 ・ゲート絶縁膜、 ・多結晶シリコン層、 ・アモルファスシリコン層、 ・ゲート電極、 ・レジスト層、 ・低不純物濃度領域、 ・二酸化シリコン層、 ・レジスト層、 ・ｎ型ソース・ドレイン、 ・レジスト層、 ・ｐ型ソース・ドレイン、 ・絶縁膜、 ・ソース・ドレイン電極。
構成図である。 第２図〜第６図は、本発明の一実施例に係るＣ−ＭＯＳ
ＦＥＴの製造工程図である。 第７図は、従来技術に係るＭＯＳＦＥＴの構成図である
。 １・・・反対導電型半導体基板、 ２・・・−導電型反転防止層、 ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８ ・ ・ ９ ・ ・ ｌＯ・ ・ １１・ ・ １２・ ・ １３・ ・ １４・ ・ １５・ ・ １６・ ・ １７・ ・ １８・ ・ ・−導電型半導体層、 ・反対導電型ウェル、 ・ＬＯＣＯＳ絶縁膜、 ・ゲート絶縁膜、 ・多結晶シリコン層、 ・アモルファスシリコン層、 ・ゲート電極、 ・レジスト層、 ・低不純物濃度領域、 ・二酸化シリコン層、 ・レジスト層、 ・ｎ型ソース・ドレイン、 ・レジスト層、 ・ｐ型ソース・ドレイン、 ・絶縁膜、 ・ソース・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 一導電型の半導体層（３）上のゲート電極形成領域上に
形成されたゲート絶縁膜（６）と、該ゲート絶縁膜（６
）上に多結晶半導体層（７）とアモルファス半導体層（
８）との積層体よりなるゲート電極（９）とを有する ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043038A JPH02224223A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043038A JPH02224223A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224223A true JPH02224223A (ja) | 1990-09-06 |
Family
ID=12652742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043038A Pending JPH02224223A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224223A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407839A (en) * | 1991-11-01 | 1995-04-18 | Seiko Epson Corporation | MOS manufacturing process having reduced gate insulator defects |
| US5652156A (en) * | 1995-04-10 | 1997-07-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Layered polysilicon deposition method |
| US5767004A (en) * | 1996-04-22 | 1998-06-16 | Chartered Semiconductor Manufacturing, Ltd. | Method for forming a low impurity diffusion polysilicon layer |
| US6344380B1 (en) | 1998-07-22 | 2002-02-05 | Samsung Electronics Co., Ltd. | Manufacturing of gate electrodes having silicon of different grain sizes and different surface roughness |
| US6537415B2 (en) | 1989-02-27 | 2003-03-25 | Hitachi, Ltd. | Apparatus for processing samples |
-
1989
- 1989-02-27 JP JP1043038A patent/JPH02224223A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6537415B2 (en) | 1989-02-27 | 2003-03-25 | Hitachi, Ltd. | Apparatus for processing samples |
| US5407839A (en) * | 1991-11-01 | 1995-04-18 | Seiko Epson Corporation | MOS manufacturing process having reduced gate insulator defects |
| US5652156A (en) * | 1995-04-10 | 1997-07-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Layered polysilicon deposition method |
| US5767004A (en) * | 1996-04-22 | 1998-06-16 | Chartered Semiconductor Manufacturing, Ltd. | Method for forming a low impurity diffusion polysilicon layer |
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