JPH0410547A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0410547A JPH0410547A JP11239490A JP11239490A JPH0410547A JP H0410547 A JPH0410547 A JP H0410547A JP 11239490 A JP11239490 A JP 11239490A JP 11239490 A JP11239490 A JP 11239490A JP H0410547 A JPH0410547 A JP H0410547A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置の製造方法に関し、特にＭＯＳ）ラ
ンジスタの製造方法に関する。
ンジスタの製造方法に関する。
［従来の技術］
従来のＰ型ＭＯ５）ランジスタの製造方法を第２図（ａ
）、（ｂ）を用いて説明する。
）、（ｂ）を用いて説明する。
同図（ａ）に示すように、まず、低濃度のｎ型領域６か
らなるシリコン基板上に膜厚約２００人のゲート酸化膜
２を形成する。そして、全面に不純物の入ったポリシリ
コンを成長し、フォトリソグラフィによりポリシリコン
にマスクをかけて異方性のエツチングを行ってゲートポ
リシリコン電極１を形成する。次に、ボロンをエネルギ
ー１５ｋｅＶドーズ量Ｉ Ｘ １０１３／ｃＴｎ２でイ
オン注入し、低濃度ｐ型頭域４を形成する。
らなるシリコン基板上に膜厚約２００人のゲート酸化膜
２を形成する。そして、全面に不純物の入ったポリシリ
コンを成長し、フォトリソグラフィによりポリシリコン
にマスクをかけて異方性のエツチングを行ってゲートポ
リシリコン電極１を形成する。次に、ボロンをエネルギ
ー１５ｋｅＶドーズ量Ｉ Ｘ １０１３／ｃＴｎ２でイ
オン注入し、低濃度ｐ型頭域４を形成する。
次いて、同図（ｂ）に示すように、全面に酸化膜を気相
成長させ、異方性エツチングを行って酸化膜のサイドウ
オール７を電極１の側面に形成する。そして、ボロンな
エネルギー３０ｋｅＶ、ドーズ量１×１０１５／ｃＴ１
１２でイオン注入し、ソース・ドレインとしての高濃度
ｐ壁領域５を形成する。
成長させ、異方性エツチングを行って酸化膜のサイドウ
オール７を電極１の側面に形成する。そして、ボロンな
エネルギー３０ｋｅＶ、ドーズ量１×１０１５／ｃＴ１
１２でイオン注入し、ソース・ドレインとしての高濃度
ｐ壁領域５を形成する。
［発明が解決しようとする課題］
高集積化及び駆動能力の向上のため、ＭＯＳ）ランジス
タのゲート長はますます縮小される傾向にある。一方、
ゲート長が縮小されると短チヤネル効果のため、従来の
製造方法ではゲート長にある程度（約０．７μｍ）の限
界があった。この限界を高めること、すなわちゲート長
を更に短くしてもトランジスタはソース・トレイン間で
バンチスルーしないで正常動作することが課題となる。
タのゲート長はますます縮小される傾向にある。一方、
ゲート長が縮小されると短チヤネル効果のため、従来の
製造方法ではゲート長にある程度（約０．７μｍ）の限
界があった。この限界を高めること、すなわちゲート長
を更に短くしてもトランジスタはソース・トレイン間で
バンチスルーしないで正常動作することが課題となる。
ここに、短チヤネル効果の主な要因は、トレインから生
ずる電界がソースに達することであり、これにより電流
がソース・ドレイン間で流れるためゲートによるスイッ
チングが不可能となってしまう。このドレインから生ず
る電界にチャネルとソース・ドレイン間に介在するＬＤ
Ｄ領域が大きく影響しており、ＬＤＤ領域が半導体基板
に対して深い接合を持つほどドレイン電界はソースに達
しやすくなる。
ずる電界がソースに達することであり、これにより電流
がソース・ドレイン間で流れるためゲートによるスイッ
チングが不可能となってしまう。このドレインから生ず
る電界にチャネルとソース・ドレイン間に介在するＬＤ
Ｄ領域が大きく影響しており、ＬＤＤ領域が半導体基板
に対して深い接合を持つほどドレイン電界はソースに達
しやすくなる。
本発明は上記知見に基づき成されたもので、バンチスル
ーを生ずることなく高集積化及び駆動能力の向上が達成
された半導体装置を製造する方法を提供することを目的
とする。
ーを生ずることなく高集積化及び駆動能力の向上が達成
された半導体装置を製造する方法を提供することを目的
とする。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、第１導電型の半導体
基板の表面上にゲート絶縁膜を介してゲート電極を形成
する工程と、第２導電型不純物を含む絶縁膜を前記半導
体基板の表面上に形成する工程と、前記絶縁膜から不純
物を拡散させて前記半導体基板の表面層に第２導電型の
浅い低濃度不純物拡散領域を形成する工程と、前記絶縁
膜をエツチングして前記ゲート電極の側面にサイドウオ
ールを形成する工程と、前記サイドウオールをマスクと
して第２導電型不純物を注入して前記半導体基板の表面
層に第２導電型の深い高濃度不純物拡散領域を形成する
工程とを包含することを特徴とする半導体装置の製造方
法。
基板の表面上にゲート絶縁膜を介してゲート電極を形成
する工程と、第２導電型不純物を含む絶縁膜を前記半導
体基板の表面上に形成する工程と、前記絶縁膜から不純
物を拡散させて前記半導体基板の表面層に第２導電型の
浅い低濃度不純物拡散領域を形成する工程と、前記絶縁
膜をエツチングして前記ゲート電極の側面にサイドウオ
ールを形成する工程と、前記サイドウオールをマスクと
して第２導電型不純物を注入して前記半導体基板の表面
層に第２導電型の深い高濃度不純物拡散領域を形成する
工程とを包含することを特徴とする半導体装置の製造方
法。
（２）第１導電型の半導体基板の表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、第２導電型不純
物を含む絶縁膜を前記半導体基板の表面上に形成する工
程と、前記絶縁膜をエツチングして前記ゲート電極の側
面にサイドウオールを形成する工程と、前記サイドウオ
ールをマスクとして第２導電型不純物を注入して前記半
導体基板の表面層に第２導電型の深い高濃度不純物拡散
領域を形成する工程と、前記サイドウオールから不純物
を拡散させて前記半導体基板の表面層に第２導電型の浅
い低濃度不純物拡散領域を形成する工程とを包含するこ
とを特徴とする。
を介してゲート電極を形成する工程と、第２導電型不純
物を含む絶縁膜を前記半導体基板の表面上に形成する工
程と、前記絶縁膜をエツチングして前記ゲート電極の側
面にサイドウオールを形成する工程と、前記サイドウオ
ールをマスクとして第２導電型不純物を注入して前記半
導体基板の表面層に第２導電型の深い高濃度不純物拡散
領域を形成する工程と、前記サイドウオールから不純物
を拡散させて前記半導体基板の表面層に第２導電型の浅
い低濃度不純物拡散領域を形成する工程とを包含するこ
とを特徴とする。
また、本発明の半導体装置の製造方法は、第１導電型の
半導体基板の表面上にゲート絶縁膜を介してゲート電極
を形成する工程と、第２導電型不純物を含む絶縁膜を前
記半導体基板の表面上に形成する工程と、前記絶縁膜を
エツチングして前記ゲート電極の側面にサイドウオール
を形成する工程と、前記サイドウオールをマスクとして
第２導電型不純物を注入して前記半導体基板の表面層に
第２導電型の深い高濃度不純物拡散領域を形成する工程
と、前記サイドウオールから不純物を拡散させて前記半
導体基板の表面層に第２導電型の浅い低濃度不純物拡散
領域を形成する工程とを包含することを特徴とする。
半導体基板の表面上にゲート絶縁膜を介してゲート電極
を形成する工程と、第２導電型不純物を含む絶縁膜を前
記半導体基板の表面上に形成する工程と、前記絶縁膜を
エツチングして前記ゲート電極の側面にサイドウオール
を形成する工程と、前記サイドウオールをマスクとして
第２導電型不純物を注入して前記半導体基板の表面層に
第２導電型の深い高濃度不純物拡散領域を形成する工程
と、前記サイドウオールから不純物を拡散させて前記半
導体基板の表面層に第２導電型の浅い低濃度不純物拡散
領域を形成する工程とを包含することを特徴とする。
［実施例コ
第１図（ａ）〜（ｃ）は本発明の一実施例に係る工程を
順次示す縦断面図である。
順次示す縦断面図である。
同図（ａ）に示すように、まず低濃度のｎ型領域６から
なるシリコン基板上に膜厚約２００人のゲート酸化膜２
を形成する。そして、全面に不純物の入ったポリシリコ
ンを成長し、フォトリソグラフィにより、ポリシリコン
にマスクをかけてポリシリコンとゲート酸化膜２を順に
異方性エツチングしてゲート電極１を形成する。
なるシリコン基板上に膜厚約２００人のゲート酸化膜２
を形成する。そして、全面に不純物の入ったポリシリコ
ンを成長し、フォトリソグラフィにより、ポリシリコン
にマスクをかけてポリシリコンとゲート酸化膜２を順に
異方性エツチングしてゲート電極１を形成する。
次いで、同図（ｂ）に示すように、気相成長により全面
に膜厚約２０００人のＢＳＧＳａＯ２成する。そして、
窒素アニールを９００°Ｃて１０分間行うことにより、
ＢＳＧ膜３中に含まれているｎ型不純物の本ロンな拡散
させて低濃度ｐ壁領域１２を形成する。
に膜厚約２０００人のＢＳＧＳａＯ２成する。そして、
窒素アニールを９００°Ｃて１０分間行うことにより、
ＢＳＧ膜３中に含まれているｎ型不純物の本ロンな拡散
させて低濃度ｐ壁領域１２を形成する。
次いて、同図（Ｃ）に示すように、ＢＳＧＳａＯ２して
異方性エツチングを行い、ゲート電極１の側面にＢＳＧ
ＳａＯ２イドウオールを形成する。
異方性エツチングを行い、ゲート電極１の側面にＢＳＧ
ＳａＯ２イドウオールを形成する。
そして、サイドウオール３をマスクとしてボロンをエネ
ルギー３０ｋｅＶ、ドーズ量ｌＸ１０１５／ｃＴｎ２て
イオン注入し、ソースおよびトレインとなる高濃度ｐ壁
領域５を形成する。
ルギー３０ｋｅＶ、ドーズ量ｌＸ１０１５／ｃＴｎ２て
イオン注入し、ソースおよびトレインとなる高濃度ｐ壁
領域５を形成する。
以上の工程を行うことによりＰ型ＭＯ５）ランジスタが
形成できる。尚、窒素アニールの工程は高濃度ｐ壁領域
５を形成した後に行って、サイドウオール３からボロン
を拡散させて低濃度ｐ壁領域１２を形成するようにして
もよい。要するにアニールによる低濃度領域１２の形成
は、ＢＳＧＳａＯ２成した後ならばいっても良いのであ
る。
形成できる。尚、窒素アニールの工程は高濃度ｐ壁領域
５を形成した後に行って、サイドウオール３からボロン
を拡散させて低濃度ｐ壁領域１２を形成するようにして
もよい。要するにアニールによる低濃度領域１２の形成
は、ＢＳＧＳａＯ２成した後ならばいっても良いのであ
る。
第３図は本発明の他の一実施例に係る縦断面図である。
まず低濃度ｐ壁領域１１からなるシリコン基板上に膜厚
約２００人ゲート酸化膜２を形成する。全面に不純物の
入ったポリシリコンを成長し、フォトリソグラフィによ
りポリシリコンにマスクをかけてポリシリコンとゲート
酸化膜２を１１ｍに異方性エツチングしてケート電極１
を形成する。
約２００人ゲート酸化膜２を形成する。全面に不純物の
入ったポリシリコンを成長し、フォトリソグラフィによ
りポリシリコンにマスクをかけてポリシリコンとゲート
酸化膜２を１１ｍに異方性エツチングしてケート電極１
を形成する。
次いて、気相成長により全面に膜厚約２０００八〇ＰＳ
Ｇ膜８を形成する。そして、窒素アニールを９００°Ｃ
て１０分間行うことにより、ＰＳＧ膜８中に含まれてい
るｎ型不純物のリンを拡散させて、ＬＤＤ領域として低
濃度ｎ型領域９を形成する。
Ｇ膜８を形成する。そして、窒素アニールを９００°Ｃ
て１０分間行うことにより、ＰＳＧ膜８中に含まれてい
るｎ型不純物のリンを拡散させて、ＬＤＤ領域として低
濃度ｎ型領域９を形成する。
ＰＳＧＳａＯ８して異方性エツチングを行い、ＰＳＧＳ
ａＯ８イドウオールを形成する。そして、ヒ素をエネル
ギー８０ｋｅＶ、ドーズ量１×ＩＯ” ／ Ｉｌ？ｍ
”でイオン注入し、高濃度ｎ型領域１０を形成して、ソ
ース・トレインとする。以上の工程を行うことによりＮ
型ＭＯ３）ランジスタが形成できる。
ａＯ８イドウオールを形成する。そして、ヒ素をエネル
ギー８０ｋｅＶ、ドーズ量１×ＩＯ” ／ Ｉｌ？ｍ
”でイオン注入し、高濃度ｎ型領域１０を形成して、ソ
ース・トレインとする。以上の工程を行うことによりＮ
型ＭＯ３）ランジスタが形成できる。
［発明の効果コ
本発明では、ＢＳＧ膜などの不純物を含む絶縁膜から直
接不純物を拡散させることにより、ＭＯＳトランジスタ
のＬＤＤ領域を形成する。これによりイオン注入で形成
した場合では得られない浅い接合を持つＬＤＤ領域が可
能となり、ゲート長を短くしても短チヤネル効果を抑え
ることができる。
接不純物を拡散させることにより、ＭＯＳトランジスタ
のＬＤＤ領域を形成する。これによりイオン注入で形成
した場合では得られない浅い接合を持つＬＤＤ領域が可
能となり、ゲート長を短くしても短チヤネル効果を抑え
ることができる。
例えは、従来は短チヤネル効果によりゲート長０．７μ
ｍが限界であったが、０．４８ｍ程度までゲート長を短
くすることができるようになる。従って、本発明によれ
ば、高集積化及び駆動能力の向上を達成した半導体装置
を装置の性能に支障を生ずることなく製造することがで
きる。
ｍが限界であったが、０．４８ｍ程度までゲート長を短
くすることができるようになる。従って、本発明によれ
ば、高集積化及び駆動能力の向上を達成した半導体装置
を装置の性能に支障を生ずることなく製造することがで
きる。
第１図（ａ）〜（ｃ）は本発明の一実施例に係る工程を
順次示す縦断面図、第２図（ａ）、 （ｂ）は従来技
術の工程を順次示す縦断面図、第３図は本発明の他の一
実施例に係る工程を示す縦断面である。 １ ・ ２・ ３・ ４・ ５φ ６・ ７・ ８・ ９・ ・ゲート電極、 ・ゲート酸化膜、 ・ＢＳＧ膜、 ・低濃度ｐ壁領域、 ・高濃度ｐ壁領域、 ・低濃度ｎ型領域、 ・酸化膜、 ・ＰＳＧ膜、 ・低濃度ｎ型領域、 ・高濃度ｎ型領域、 ・低濃度ｐ型頭域、 ・低濃度ｐ型頭域。
順次示す縦断面図、第２図（ａ）、 （ｂ）は従来技
術の工程を順次示す縦断面図、第３図は本発明の他の一
実施例に係る工程を示す縦断面である。 １ ・ ２・ ３・ ４・ ５φ ６・ ７・ ８・ ９・ ・ゲート電極、 ・ゲート酸化膜、 ・ＢＳＧ膜、 ・低濃度ｐ壁領域、 ・高濃度ｐ壁領域、 ・低濃度ｎ型領域、 ・酸化膜、 ・ＰＳＧ膜、 ・低濃度ｎ型領域、 ・高濃度ｎ型領域、 ・低濃度ｐ型頭域、 ・低濃度ｐ型頭域。
Claims (2)
- （１）第１導電型の半導体基板の表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、第２導電型不純
物を含む絶縁膜を前記半導体基板の表面上に形成する工
程と、前記絶縁膜から不純物を拡散させて前記半導体基
板の表面層に第２導電型の浅い低濃度不純物拡散領域を
形成する工程と、前記絶縁膜をエッチングして前記ゲー
ト電極の側面にサイドウォールを形成する工程と、前記
サイドウォールをマスクとして第２導電型不純物を注入
して前記半導体基板の表面層に第２導電型の深い高濃度
不純物拡散領域を形成する工程とを包含することを特徴
とする半導体装置の製造方法。 - （２）第１導電型の半導体基板の表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、第２導電型不純
物を含む絶縁膜を前記半導体基板の表面上に形成する工
程と、前記絶縁膜をエッチングして前記ゲート電極の側
面にサイドウォールを形成する工程と、前記サイドウォ
ールをマスクとして第２導電型不純物を注入して前記半
導体基板の表面層に第２導電型の深い高濃度不純物拡散
領域を形成する工程と、前記サイドウォールから不純物
を拡散させて前記半導体基板の表面層に第２導電型の浅
い低濃度不純物拡散領域を形成する工程とを包含するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11239490A JPH0410547A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11239490A JPH0410547A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410547A true JPH0410547A (ja) | 1992-01-14 |
Family
ID=14585568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11239490A Pending JPH0410547A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252389A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| US6979658B2 (en) * | 1997-03-06 | 2005-12-27 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in a gate oxide film |
-
1990
- 1990-04-27 JP JP11239490A patent/JPH0410547A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252389A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| US6979658B2 (en) * | 1997-03-06 | 2005-12-27 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in a gate oxide film |
| US7005393B2 (en) | 1997-03-06 | 2006-02-28 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in an oxide film |
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