JP2522308B2 - クロック形成回路 - Google Patents
クロック形成回路Info
- Publication number
- JP2522308B2 JP2522308B2 JP62148173A JP14817387A JP2522308B2 JP 2522308 B2 JP2522308 B2 JP 2522308B2 JP 62148173 A JP62148173 A JP 62148173A JP 14817387 A JP14817387 A JP 14817387A JP 2522308 B2 JP2522308 B2 JP 2522308B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- burst
- pulse
- converter
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Processing Of Color Television Signals (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はクロック形成回路に関する。
この発明は、バースト信号に同期したクロックを形成
する場合において、バースト信号を循環させてクロック
を形成することにより、バースト信号に対して位相の応
答が早く、しかも、位相の安定なクロックを得るように
したものである。
する場合において、バースト信号を循環させてクロック
を形成することにより、バースト信号に対して位相の応
答が早く、しかも、位相の安定なクロックを得るように
したものである。
コンポジット方式のデジタルVTRにおいては、入力さ
れたカラービデオ信号（コンポジットビデオ信号）をA/
D変換するとき、そのバースト信号に同期したクロック
を必要とする。また、カラービデオ信号をフィールドメ
モリにアクセスして静止画、いわゆるストロボアクショ
ンなどの特殊効果を得る場合にも、そのカラービデオ信
号をA/D変換する必要があるとともに、このとき、バー
スト信号に同期したクロックを必要とする。
れたカラービデオ信号（コンポジットビデオ信号）をA/
D変換するとき、そのバースト信号に同期したクロック
を必要とする。また、カラービデオ信号をフィールドメ
モリにアクセスして静止画、いわゆるストロボアクショ
ンなどの特殊効果を得る場合にも、そのカラービデオ信
号をA/D変換する必要があるとともに、このとき、バー
スト信号に同期したクロックを必要とする。
このため、これらの装置においては、一般に、カラー
ビデオ信号中のバースト信号をPLLに供給してバースト
信号に同期したクロックを得るようにしている。
ビデオ信号中のバースト信号をPLLに供給してバースト
信号に同期したクロックを得るようにしている。
ところが、PLLによりバースト信号に同期したクロッ
クを形成すると、バースト期間が、PLLのフリーラン期
間に比べて極めて短いので、PLL中のVCOを安定な水晶発
振子により構成してフリーランス期間のクロックの位相
を安定化する必要がある。
クを形成すると、バースト期間が、PLLのフリーラン期
間に比べて極めて短いので、PLL中のVCOを安定な水晶発
振子により構成してフリーランス期間のクロックの位相
を安定化する必要がある。
しかし、このように、VCOを安定なものにすると、今
度はVCOがバースト信号にロックするのに時間がかか
り、例えばデジタルVTRにおいて編集などによりバース
ト信号の位相が急に変化したとき、そのバースト信号の
位相変化にVCOの発信位相が応答できず、これが画面に
色むらとして現れてしまう。
度はVCOがバースト信号にロックするのに時間がかか
り、例えばデジタルVTRにおいて編集などによりバース
ト信号の位相が急に変化したとき、そのバースト信号の
位相変化にVCOの発信位相が応答できず、これが画面に
色むらとして現れてしまう。
この発明は、このような問題点を解決しようとするも
のである。
のである。
この発明は、入力カラービデオ信号中の水平同期パル
スを抽出し、該水平同期パルスに基いて入力カラービデ
オ信号中のバースト信号の挿入期間の内の所定期間を示
すバーストフラグパルスを形成するバーストフラグパル
ス形成手段と、入力カラービデオ信号中のバースト信号
をデジタルバースト信号に変換するＡ−Ｄコンバータ
と、上記Ａ−Ｄコンバータからのデジタルバースト信号
を、上記入力カラービデオ信号中のバースト期間分だけ
遅延する遅延手段と、上記バーストフラグパルスの示す
値が、上記所定期間を示すときに、上記Ａ−Ｄコンバー
タからのデジタルバースト信号を、上記遅延手段に与
え、上記バーストフラグパルスの示す値が、上記所定期
間以外の期間を示すときに、上記遅延手段からの遅延デ
ジタルバースト信号を、上記遅延手段に与える第１の選
択手段と、上記遅延手段からのデジタルバースト信号
を、アナログバースト信号に変換するＤ−Ａコンバータ
と、上記Ｄ−Ａコバータからのアナログバースト信号に
基いてクロック信号を生成するクロック信号生成手段
と、基準となる発振パルスを上記遅延手段及び上記Ａ−
Ｄコンバータに与える独立した発振手段と、上記バース
トフラグパルスの示す値が、上記所定期間を示すとき
に、上記発振手段からの発振パルスを、上記Ａ−Ｄコン
バータに与え、上記バーストフラグパルスの示す値が、
上記所定期間以外の期間を示すときに、上記クロック信
号生成手段からのクロック信号を、上記Ａ−Ｄコンバー
タに与える第２の選択手段とを有するものである。
スを抽出し、該水平同期パルスに基いて入力カラービデ
オ信号中のバースト信号の挿入期間の内の所定期間を示
すバーストフラグパルスを形成するバーストフラグパル
ス形成手段と、入力カラービデオ信号中のバースト信号
をデジタルバースト信号に変換するＡ−Ｄコンバータ
と、上記Ａ−Ｄコンバータからのデジタルバースト信号
を、上記入力カラービデオ信号中のバースト期間分だけ
遅延する遅延手段と、上記バーストフラグパルスの示す
値が、上記所定期間を示すときに、上記Ａ−Ｄコンバー
タからのデジタルバースト信号を、上記遅延手段に与
え、上記バーストフラグパルスの示す値が、上記所定期
間以外の期間を示すときに、上記遅延手段からの遅延デ
ジタルバースト信号を、上記遅延手段に与える第１の選
択手段と、上記遅延手段からのデジタルバースト信号
を、アナログバースト信号に変換するＤ−Ａコンバータ
と、上記Ｄ−Ａコバータからのアナログバースト信号に
基いてクロック信号を生成するクロック信号生成手段
と、基準となる発振パルスを上記遅延手段及び上記Ａ−
Ｄコンバータに与える独立した発振手段と、上記バース
トフラグパルスの示す値が、上記所定期間を示すとき
に、上記発振手段からの発振パルスを、上記Ａ−Ｄコン
バータに与え、上記バーストフラグパルスの示す値が、
上記所定期間以外の期間を示すときに、上記クロック信
号生成手段からのクロック信号を、上記Ａ−Ｄコンバー
タに与える第２の選択手段とを有するものである。
バーストフラグパルスの値がバースト信号の挿入期間
の内の所定期間であることを示す値となっているときに
は、Ａ−Ｄコンバータからのデジタルバースト信号が上
記遅延手段に供給されるよう第１の選択手段が制御され
ると共に、上記発振手段からの発振パルスがＡ−Ｄコン
バータに供給されるよう第２の選択手段が制御され、バ
ーストフラグパルスの値が上記所定期間以外の期間であ
ることを示す値となっているときは、遅延手段からの遅
延デジタルバースト信号が、遅延手段に供給されるよ
う、第１の選択手段が制御されると共に、クロック信号
生成手段からのクロック信号がＡ−Ｄコンバータに供給
されるよう第２の選択手段が制御されるので、遅延手段
から連続したデジタルバースト信号が出力され、当該デ
ジタルバースト信号が、Ｄ−Ａコンバータによりアナロ
グ信号にされ、このアナログバースト信号に基づいてク
ロック生成手段により結果的にバースト期間に同期し、
且つ、連続したクロック信号が生成され、しかも、これ
らの信号は１水平期間毎にその水平開始時のバースト信
号に同期したものに更新される。
の内の所定期間であることを示す値となっているときに
は、Ａ−Ｄコンバータからのデジタルバースト信号が上
記遅延手段に供給されるよう第１の選択手段が制御され
ると共に、上記発振手段からの発振パルスがＡ−Ｄコン
バータに供給されるよう第２の選択手段が制御され、バ
ーストフラグパルスの値が上記所定期間以外の期間であ
ることを示す値となっているときは、遅延手段からの遅
延デジタルバースト信号が、遅延手段に供給されるよ
う、第１の選択手段が制御されると共に、クロック信号
生成手段からのクロック信号がＡ−Ｄコンバータに供給
されるよう第２の選択手段が制御されるので、遅延手段
から連続したデジタルバースト信号が出力され、当該デ
ジタルバースト信号が、Ｄ−Ａコンバータによりアナロ
グ信号にされ、このアナログバースト信号に基づいてク
ロック生成手段により結果的にバースト期間に同期し、
且つ、連続したクロック信号が生成され、しかも、これ
らの信号は１水平期間毎にその水平開始時のバースト信
号に同期したものに更新される。
第１図において、アナログのカラービデオ信号Scが、
入力端子（１）からバッファアンプ（２）を通じてA/D
コンバータ（３）に供給されて例えば１サンプルが８ビ
ットの並列デジタル信号PcにA/D変換され、この信号Pc
が後段の処理回路（図示せず）に供給される。
入力端子（１）からバッファアンプ（２）を通じてA/D
コンバータ（３）に供給されて例えば１サンプルが８ビ
ットの並列デジタル信号PcにA/D変換され、この信号Pc
が後段の処理回路（図示せず）に供給される。
この場合、コンバータ（３）において、信号Scを信号
PcにA/D変換するとき、クロックが必要であるが、この
クロックは、詳細を後術するように、バースト期間Tbの
うちの所定の期間、例えばバースト信号Sbの２サイクル
期間τは、水晶発振回路（17）において形成された安定
な周波数4fc（fcは色副搬送周波数）の発振パルスPoで
あり、残る他の期間はバースト信号Sbに同期した同様の
パルスPmである。
PcにA/D変換するとき、クロックが必要であるが、この
クロックは、詳細を後術するように、バースト期間Tbの
うちの所定の期間、例えばバースト信号Sbの２サイクル
期間τは、水晶発振回路（17）において形成された安定
な周波数4fc（fcは色副搬送周波数）の発振パルスPoで
あり、残る他の期間はバースト信号Sbに同期した同様の
パルスPmである。
そして、コンバータ（３）からの信号Pcが、スイッチ
回路（11）の“1"レベル側の接点に供給されるととも
に、アンプ（２）からの信号Saが同期分離回路（21）に
供給されて第２図A,Bに示すように、水平同期パルスPh
が取り出され、このパルスPhが形成回路（22）に供給さ
れて同図Ｃに示すように信号Saの バースト期間Tbのう
ちの期間τにわたって“1"レベルとなるバーストフラグ
パルスPfが形成され、このパルスPfがスイッチ回路（1
1）に供給されてスイッチ回路（11）からは同図Ｄに示
すように期間τごとにバースト信号Sbのデジタル信号
（８ビット並列信号）Pbが取り出される。
回路（11）の“1"レベル側の接点に供給されるととも
に、アンプ（２）からの信号Saが同期分離回路（21）に
供給されて第２図A,Bに示すように、水平同期パルスPh
が取り出され、このパルスPhが形成回路（22）に供給さ
れて同図Ｃに示すように信号Saの バースト期間Tbのう
ちの期間τにわたって“1"レベルとなるバーストフラグ
パルスPfが形成され、このパルスPfがスイッチ回路（1
1）に供給されてスイッチ回路（11）からは同図Ｄに示
すように期間τごとにバースト信号Sbのデジタル信号
（８ビット並列信号）Pbが取り出される。
そして、この信号Pbが、デジタル遅延回路、この例に
おいては、並列８ビットで、直列方向に８ビット（シフ
ト方向に８段）のシフトレジスタ（12）に供給されると
ともに、水晶発振回路（17）から周波数4fcの発振パル
スPoが取り出され、このパルスPoがシフトレジスタ（1
2）にそのシフト用クロックとして供給され、このレジ
スタ（12）の出力Psがスイッチ回路（11）の“0"レベル
側接点に供給される。
おいては、並列８ビットで、直列方向に８ビット（シフ
ト方向に８段）のシフトレジスタ（12）に供給されると
ともに、水晶発振回路（17）から周波数4fcの発振パル
スPoが取り出され、このパルスPoがシフトレジスタ（1
2）にそのシフト用クロックとして供給され、このレジ
スタ（12）の出力Psがスイッチ回路（11）の“0"レベル
側接点に供給される。
この場合、信号Pbは、バースト信号Sbを、その４倍の
周波数4fcのクロック（パルスPo）で２サイクル期間τ
にわたってA/D変換したものであるから、期間τにおけ
るPbのサンプル数は８サンプルである。そして、この８
サンプルの信号Pbが、期間τにシフトレジスタ（12）に
供給されるとともに、このとき、レジスタ（12）はシフ
ト方向に８段の長さであり、かつ、そのシフト用パルス
Poは周波数4fcである。したがって、期間τの経過後は
第２図Ｅに示すように、レジスタ（12）からは期間τに
入力されたパルスPbがシフト出力Psとして取り出される
ことになる。つまり、パルスPbはレジスタ（12）におい
てパルスPoの８サイクル期間だけ遅延されて出力Psとし
て取り出される。
周波数4fcのクロック（パルスPo）で２サイクル期間τ
にわたってA/D変換したものであるから、期間τにおけ
るPbのサンプル数は８サンプルである。そして、この８
サンプルの信号Pbが、期間τにシフトレジスタ（12）に
供給されるとともに、このとき、レジスタ（12）はシフ
ト方向に８段の長さであり、かつ、そのシフト用パルス
Poは周波数4fcである。したがって、期間τの経過後は
第２図Ｅに示すように、レジスタ（12）からは期間τに
入力されたパルスPbがシフト出力Psとして取り出される
ことになる。つまり、パルスPbはレジスタ（12）におい
てパルスPoの８サイクル期間だけ遅延されて出力Psとし
て取り出される。
そして、期間τの経過後は、レジスタ（12）から出力
されたパルスPs（＝Pb）が再びレジスタ（12）に供給さ
れるので、パルスPbは、次の期間τになるまで、レジス
タ（12）を循環することになる。そして、この場合、パ
ルスPbは、８サンプルで周波数4fcであるとともに、レ
ジスタ（12）はシフト方向に８段でシフト用パルスPoの
周波数は4fcなので、レジスタ（12）から出力されるパ
ルスPs（＝Pb）は、次の期間τになるまで途切れること
なく、かつ、位相が連続した信号となる。
されたパルスPs（＝Pb）が再びレジスタ（12）に供給さ
れるので、パルスPbは、次の期間τになるまで、レジス
タ（12）を循環することになる。そして、この場合、パ
ルスPbは、８サンプルで周波数4fcであるとともに、レ
ジスタ（12）はシフト方向に８段でシフト用パルスPoの
周波数は4fcなので、レジスタ（12）から出力されるパ
ルスPs（＝Pb）は、次の期間τになるまで途切れること
なく、かつ、位相が連続した信号となる。
そこで、このパルスPsが、D/Aコンバータ（13）に供
給されるとともに、パルスPoがコンバータ（13）にクロ
ックとして供給される。この場合、パルスPsは、パルス
Pbを循環により連続化させたものであり、パルスPbは、
バースト信号Sbの２サイクルをA/D変換したものである
から、コンバータ（13）からはバースト信号Sbに同期
し、かつ、１水平期間にわたって連続した交番信号Saが
得られることになる。
給されるとともに、パルスPoがコンバータ（13）にクロ
ックとして供給される。この場合、パルスPsは、パルス
Pbを循環により連続化させたものであり、パルスPbは、
バースト信号Sbの２サイクルをA/D変換したものである
から、コンバータ（13）からはバースト信号Sbに同期
し、かつ、１水平期間にわたって連続した交番信号Saが
得られることになる。
そして、この信号Saが、ローパスフィルタ（14）にお
いて不要な信号成分が除去されてから整形回路（15）に
供給されて整形され、このパルスPaが逓倍回路（16）に
供給されて例えば４倍の周波数4fcのパルスPmとされ、
このパルスPmがコンバータ（３）からのデジタル信号Pc
の処理回路にマスタクロックとして供給される。
いて不要な信号成分が除去されてから整形回路（15）に
供給されて整形され、このパルスPaが逓倍回路（16）に
供給されて例えば４倍の周波数4fcのパルスPmとされ、
このパルスPmがコンバータ（３）からのデジタル信号Pc
の処理回路にマスタクロックとして供給される。
さらに、このパルスPmがスイッチ回路（18）の“0"レ
ベル側接点に供給され、発振パルスPoがスイッチ回路
（18）の“1"レベル側接点に供給されるとともに、パル
スPfがスイッチ回路（18）に制御信号として供給され、
このスイッチ出力がコンバータ（３）にクロックとして
供給される。
ベル側接点に供給され、発振パルスPoがスイッチ回路
（18）の“1"レベル側接点に供給されるとともに、パル
スPfがスイッチ回路（18）に制御信号として供給され、
このスイッチ出力がコンバータ（３）にクロックとして
供給される。
したがって、期間τには、パルスPoがコンバータ
（３）にそのクロックとして供給されて信号Sc中のバー
スト信号Sbはデジタル信号Pbに変換され、この期間τか
ら次の期間τまで、信号Pbがレジスタ（12）において循
環されてバースト信号Sbに同期した信号Sa,Pmが形成さ
れるとともに、パルスPmをクロックとして信号Scは信号
PcにA/D変換される。
（３）にそのクロックとして供給されて信号Sc中のバー
スト信号Sbはデジタル信号Pbに変換され、この期間τか
ら次の期間τまで、信号Pbがレジスタ（12）において循
環されてバースト信号Sbに同期した信号Sa,Pmが形成さ
れるとともに、パルスPmをクロックとして信号Scは信号
PcにA/D変換される。
こうして、この発明によれば、バースト信号Sbに同期
した信号SaあるいはPmを得ることができるが、この場
合、特にこの発明によれば、バースト信号Sbを、水晶発
振回路（17）からの正確で安定な発振パルスPoを使用し
てデジタル信号PbにA/D変換し、このA/D変換された信号
PbをパルスPoを使用して循環させることにより、バース
ト信号Sbに同期した信号SaあるいはPmを形成しているの
で、これら信号Sa,Pmは１水平期間ごとにその水平開始
時のバースト信号Sbに同期したものに更新され、バース
ト信号Sbに対する位相の応答が極めて早くなる。
した信号SaあるいはPmを得ることができるが、この場
合、特にこの発明によれば、バースト信号Sbを、水晶発
振回路（17）からの正確で安定な発振パルスPoを使用し
てデジタル信号PbにA/D変換し、このA/D変換された信号
PbをパルスPoを使用して循環させることにより、バース
ト信号Sbに同期した信号SaあるいはPmを形成しているの
で、これら信号Sa,Pmは１水平期間ごとにその水平開始
時のバースト信号Sbに同期したものに更新され、バース
ト信号Sbに対する位相の応答が極めて早くなる。
また、信号PbをパルスPoにより循環させて連続したパ
ルスPsを得、このパルスPsから信号SaあるいはPmを得て
いるので、これら信号Sa,Pmの位相はバースト信号Sbに
正しく同期しているとともに、次のバースト信号Sbまで
安定であり、変動することがない。
ルスPsを得、このパルスPsから信号SaあるいはPmを得て
いるので、これら信号Sa,Pmの位相はバースト信号Sbに
正しく同期しているとともに、次のバースト信号Sbまで
安定であり、変動することがない。
なお、上述において、コンバータ（３）からレジスタ
（12）にバースト信号Sbのデジタル信号Pbを供給する期
間τは、レジスタ（12）におけるパルスPbの循環周期
（８段のシフト期間）以上であればよい。また、レジス
タ（12）におけるパルスPbの循環周期も、バースト信号
Sbの整数サイクル期間であればよい。
（12）にバースト信号Sbのデジタル信号Pbを供給する期
間τは、レジスタ（12）におけるパルスPbの循環周期
（８段のシフト期間）以上であればよい。また、レジス
タ（12）におけるパルスPbの循環周期も、バースト信号
Sbの整数サイクル期間であればよい。
この発明によれば、バーストフラグパルスの値がバー
スト信号の挿入期間の内の所定期間であることを示す値
となっているときは、Ａ−Ｄコンバータからのデジタル
バースト信号が上記遅延手段に供給されるよう第１の選
択手段が制御されると共に、上記発振手段からの発振パ
ルスがＡ−Ｄコンバータに供給されるよう第２の選択手
段が制御され、バーストフラグパルスの値が上記所定期
間以外の期間であることを示す値となっているときは、
遅延手段からの遅延デジタルバースト信号が、遅延手段
に供給されるよう、第１の選択手段が制御されると共
に、クロック信号生成手段からのクロック信号がＡ−Ｄ
コンバータに供給されるよう第２の選択手段が制御さ
れ、遅延手段から連続したデジタルバースト信号が出力
され、当該デジタルバースト信号が、Ｄ−Ａコンバータ
によりアナログ信号にされ、このアナログバースト信号
に基いてクロック生成手段により結果的にバースト期間
に同期し、且つ、連続したクロック信号が生成され、し
かも、これらの信号は１水平期間毎にその水平開始時の
バースト信号に同期したものに更新されるので、バース
ト信号に対して位相の応答が早く、しかも、位相の安定
したクロック信号を形成することができ、よって例えば
色むらのない良好な画像を得ることができるという効果
がある。より詳しく言えば、バースト信号Sbに同期した
信号SaあるいはPmを得ることができるが、この場合、特
にこの発明によれば、バースト信号をSbを、水晶発振回
路（17）からの正確で安定な発振パルスPoを使用してデ
ジタル信号PbにA/D変換し、このA/D変換された信号Pbを
パルスPoを使用して循環されることにより、バースト信
号Sbに同期した信号SaあるいはPmを形成しているので、
これら信号Sa,Pmは１水平期間ごとにその水平開始時の
バースト信号Sbに同期したものに更新され、バースト信
号Sbに対する位相の応答が極めて早くなる。
スト信号の挿入期間の内の所定期間であることを示す値
となっているときは、Ａ−Ｄコンバータからのデジタル
バースト信号が上記遅延手段に供給されるよう第１の選
択手段が制御されると共に、上記発振手段からの発振パ
ルスがＡ−Ｄコンバータに供給されるよう第２の選択手
段が制御され、バーストフラグパルスの値が上記所定期
間以外の期間であることを示す値となっているときは、
遅延手段からの遅延デジタルバースト信号が、遅延手段
に供給されるよう、第１の選択手段が制御されると共
に、クロック信号生成手段からのクロック信号がＡ−Ｄ
コンバータに供給されるよう第２の選択手段が制御さ
れ、遅延手段から連続したデジタルバースト信号が出力
され、当該デジタルバースト信号が、Ｄ−Ａコンバータ
によりアナログ信号にされ、このアナログバースト信号
に基いてクロック生成手段により結果的にバースト期間
に同期し、且つ、連続したクロック信号が生成され、し
かも、これらの信号は１水平期間毎にその水平開始時の
バースト信号に同期したものに更新されるので、バース
ト信号に対して位相の応答が早く、しかも、位相の安定
したクロック信号を形成することができ、よって例えば
色むらのない良好な画像を得ることができるという効果
がある。より詳しく言えば、バースト信号Sbに同期した
信号SaあるいはPmを得ることができるが、この場合、特
にこの発明によれば、バースト信号をSbを、水晶発振回
路（17）からの正確で安定な発振パルスPoを使用してデ
ジタル信号PbにA/D変換し、このA/D変換された信号Pbを
パルスPoを使用して循環されることにより、バースト信
号Sbに同期した信号SaあるいはPmを形成しているので、
これら信号Sa,Pmは１水平期間ごとにその水平開始時の
バースト信号Sbに同期したものに更新され、バースト信
号Sbに対する位相の応答が極めて早くなる。
また、信号PbをパルスPoにより循環させて連続したパ
ルスPsを得、このパルスPsから信号SaあるいはPmを得て
いるので、これら信号Sa,Pmの位相はバースト信号Sbに
正しく同期しているとともに、次のバースト信号Sbまで
安定であり、変動することがない。
ルスPsを得、このパルスPsから信号SaあるいはPmを得て
いるので、これら信号Sa,Pmの位相はバースト信号Sbに
正しく同期しているとともに、次のバースト信号Sbまで
安定であり、変動することがない。
第１図はこの発明の一例の系統図、第２図はその説明の
ための図である。 （３）はA/Dコンバータ、（12）はシフトレジスタ、（1
3）はD/Aコンバータ、（17）は発振回路である。
ための図である。 （３）はA/Dコンバータ、（12）はシフトレジスタ、（1
3）はD/Aコンバータ、（17）は発振回路である。
Claims (1)
- 【請求項１】入力カラービテオ信号中の水平同期パルス
を抽出し、該水平同期パルスに基いて入力カラービデオ
信号中のバースト信号の挿入期間の内の所定期間を示す
バーストフラグパルスを形成するバーストフラグパルス
形成手段と、 入力カラービデオ信号中のバースト信号をデジタルバー
スト信号に変換するＡ−Ｄコンバータと、 上記Ａ−Ｄコンバータからのデジタルバースト信号を、
上記入力カラービデオ信号中のバースト期間分だけ遅延
する遅延手段と、 上記バーストフラグパルスの示す値が、上記所定期間を
示すときに、上記Ａ−Ｄコンバータからのデジタルバー
スト信号を、上記遅延手段に与え、上記バーストフラグ
パルスの示す値が、上記所定期間以外の期間を示すとき
に、上記遅延手段からの遅延デジタルバースト信号を、
上記遅延手段に与える第１の選択手段と、 上記遅延手段からのデジタルバースト信号を、アナログ
バースト信号に変換するＤ−Ａコンバータと、 上記Ｄ−Ａコンバータからのアナログバースト信号に基
いてクロック信号を生成するクロック信号生成手段と、 基準となる発振パルスを上記遅延手段及び上記Ａ−Ｄコ
ンバータに与える独立した発振手段と、 上記バーストフラグパルスの示す値が、上記所定期間を
示すときに、上記発振手段からの発振パルスを、上記Ａ
−Ｄコンバータに与え、上記バーストフラグパルスの示
す値が、上記所定期間以外の期間を示すときに、上記ク
ロック信号生成手段からのクロック信号を、上記Ａ−Ｄ
コンバータに与える第２の選択手段とを有するクロック
形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62148173A JP2522308B2 (ja) | 1987-06-15 | 1987-06-15 | クロック形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62148173A JP2522308B2 (ja) | 1987-06-15 | 1987-06-15 | クロック形成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311895A JPS63311895A (ja) | 1988-12-20 |
| JP2522308B2 true JP2522308B2 (ja) | 1996-08-07 |
Family
ID=15446880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62148173A Expired - Fee Related JP2522308B2 (ja) | 1987-06-15 | 1987-06-15 | クロック形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522308B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61212188A (ja) * | 1985-03-15 | 1986-09-20 | Sony Corp | バ−スト信号処理回路 |
-
1987
- 1987-06-15 JP JP62148173A patent/JP2522308B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63311895A (ja) | 1988-12-20 |
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