JP2595707B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JP2595707B2 JP2595707B2 JP1026912A JP2691289A JP2595707B2 JP 2595707 B2 JP2595707 B2 JP 2595707B2 JP 1026912 A JP1026912 A JP 1026912A JP 2691289 A JP2691289 A JP 2691289A JP 2595707 B2 JP2595707 B2 JP 2595707B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- frame
- bit
- output
- selection line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は直列書き込み並列読出し型のメモリ装置の構
成に関するものである。
成に関するものである。
従来の技術 従来からワンチップのマイクロプロセッサなどにおい
て多用されているシリアルデータの通信装置では、シフ
トレジスタとシフトカウンタ、さらにはバッファレジス
タによって構成され、その典型的な例が特公昭60−5848
2号公報に示されている。シリアルデータの受信時に
は、バッファレジスタに１フレーム分のデータ（多くの
場合４ビットまたは８ビットが１フレームとなる。）を
格納したうえで、シフトレジスタから並列データを送出
するが、一度に数フレーム分のデータ群を受信するには
バッファレジスタを複数組用意しなければならず、並列
データの出力部分での配線が増加するという問題があ
る。
て多用されているシリアルデータの通信装置では、シフ
トレジスタとシフトカウンタ、さらにはバッファレジス
タによって構成され、その典型的な例が特公昭60−5848
2号公報に示されている。シリアルデータの受信時に
は、バッファレジスタに１フレーム分のデータ（多くの
場合４ビットまたは８ビットが１フレームとなる。）を
格納したうえで、シフトレジスタから並列データを送出
するが、一度に数フレーム分のデータ群を受信するには
バッファレジスタを複数組用意しなければならず、並列
データの出力部分での配線が増加するという問題があ
る。
発明が解決しようとする課題 したがって、本発明の課題は、数フレーム分の直列デ
ータを連続して受信する場合にも、データの入出力部の
配線が増加しないバッファレジスタ群の実現、より具体
的には、配線数が少なく、複数フレーム分のデータが格
納でき、並列データの取り出しもできるメモリ装置の実
現にある。
ータを連続して受信する場合にも、データの入出力部の
配線が増加しないバッファレジスタ群の実現、より具体
的には、配線数が少なく、複数フレーム分のデータが格
納でき、並列データの取り出しもできるメモリ装置の実
現にある。
課題を解決するための手段 前記した課題を解決するために本発明のメモリ装置で
は、単位メモリセルと、ビット選択線路と、データ書き
込み時に前記ビット選択線路がアクティブにされたとき
前記単位メモリセルを共通の入力線路に接続する入力ス
イッチ手段と、データ読み取り時に前記単位メモリセル
の出力を前記ビット選択線路に接続する出力スイッチ手
段からなるデータ格納ビットを複数個配置して構成され
たフレームと、前記フレームを構成するデータ格納ビッ
トのひとつを前記ビット選択線路を介して選択するデコ
ーダと、データ読み取り時にはフレーム内の各ビット選
択線路から並列データを取り出す出力端子群と、データ
書き込み時には前記デコーダの出力をそれぞれのデータ
格納ビットのビット選択線路に接続するデコードスイッ
チを備えている。
は、単位メモリセルと、ビット選択線路と、データ書き
込み時に前記ビット選択線路がアクティブにされたとき
前記単位メモリセルを共通の入力線路に接続する入力ス
イッチ手段と、データ読み取り時に前記単位メモリセル
の出力を前記ビット選択線路に接続する出力スイッチ手
段からなるデータ格納ビットを複数個配置して構成され
たフレームと、前記フレームを構成するデータ格納ビッ
トのひとつを前記ビット選択線路を介して選択するデコ
ーダと、データ読み取り時にはフレーム内の各ビット選
択線路から並列データを取り出す出力端子群と、データ
書き込み時には前記デコーダの出力をそれぞれのデータ
格納ビットのビット選択線路に接続するデコードスイッ
チを備えている。
作用 本発明では前記した構成によって、並列データの読み
出しと、直列データの書き込み時のビット位置の選択が
共通の線路を介して行なわれて、これらの動作を行なわ
せるための配線数が大幅に削減される。
出しと、直列データの書き込み時のビット位置の選択が
共通の線路を介して行なわれて、これらの動作を行なわ
せるための配線数が大幅に削減される。
実施例 以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるメモリ装置の回路
構成図を示したものであり、第１フレーム100はデータ
格納ビット110,120,130,140,150,160,170,180によって
構成されている。データ格納ビットの第１ビット110
は、インバータ111と３ステートインバータ112による単
位メモリセルと、この単位メモリセルの出力をD0端子に
送出する３ステートバッファ113と、前記インバータ111
にSX端子からの書き込みデータを伝達する３ステートイ
ンバータ114と、X0端子,X1端子,X2端子,Y0端子,Y1端子
に供給されるデータによって第１フレームの第１ビット
が選ばれたときに前記３ステートインバーダ112の出力
をハイインピーダンス状態にするNANDゲート115と、前
記３ステートインバータ112がアクティブ状態のときに
は前記３ステートインバータ114の出力をハイインピー
ダンス状態にさせるインバータ116によって構成され、
データ格納ビットの第２ビット120〜第８ビット180も同
一の構成となっている。また、前記第１フレーム100と
同様に第２フレーム200,第３フレーム300が構成されて
いる。
構成図を示したものであり、第１フレーム100はデータ
格納ビット110,120,130,140,150,160,170,180によって
構成されている。データ格納ビットの第１ビット110
は、インバータ111と３ステートインバータ112による単
位メモリセルと、この単位メモリセルの出力をD0端子に
送出する３ステートバッファ113と、前記インバータ111
にSX端子からの書き込みデータを伝達する３ステートイ
ンバータ114と、X0端子,X1端子,X2端子,Y0端子,Y1端子
に供給されるデータによって第１フレームの第１ビット
が選ばれたときに前記３ステートインバーダ112の出力
をハイインピーダンス状態にするNANDゲート115と、前
記３ステートインバータ112がアクティブ状態のときに
は前記３ステートインバータ114の出力をハイインピー
ダンス状態にさせるインバータ116によって構成され、
データ格納ビットの第２ビット120〜第８ビット180も同
一の構成となっている。また、前記第１フレーム100と
同様に第２フレーム200,第３フレーム300が構成されて
いる。
なお、書き込みデータをメモリセルに伝達する各ビッ
トの３ステートインバータの入力は、共通にSX端子に接
続され、メモリセルの出力を送出する各ビットの３ステ
ートバッファの出力は、それぞれD0〜D7端子に接続され
ている。
トの３ステートインバータの入力は、共通にSX端子に接
続され、メモリセルの出力を送出する各ビットの３ステ
ートバッファの出力は、それぞれD0〜D7端子に接続され
ている。
一方、データ端子群D0〜D7に接続されるデータ読み出
し線路にはビット選択線路群400が接続され、前記ビッ
ト選択線路群400には８個の３ステートバッファによっ
て構成されたスイッチ群500の出力側が接続され、前記
スイッチ群500の入力側にはデコーダ600の出力が供給さ
れている。
し線路にはビット選択線路群400が接続され、前記ビッ
ト選択線路群400には８個の３ステートバッファによっ
て構成されたスイッチ群500の出力側が接続され、前記
スイッチ群500の入力側にはデコーダ600の出力が供給さ
れている。
各メモリセルにSX端子からの直列データを書き込む際
には、Y0端子,Y1端子に第１フレーム100〜第３フレーム
300のいずれかを選択するための２ビットのデータが供
給され、X0端子,X1端子,X2端子には選択されたフレーム
のビット位置を指定する３ビットのデータが供給され、
WRITE端子のレベルが一時的に‘1'に移行させられる。
また、D0〜D7端子からの並列データの読み出し時にはWR
ITE端子のレベルが‘0'に固定され、Y0端子,Y1端子に第
１フレーム100〜第３フレーム300のいずれかを選択する
ための２ビットのデータが供給される。
には、Y0端子,Y1端子に第１フレーム100〜第３フレーム
300のいずれかを選択するための２ビットのデータが供
給され、X0端子,X1端子,X2端子には選択されたフレーム
のビット位置を指定する３ビットのデータが供給され、
WRITE端子のレベルが一時的に‘1'に移行させられる。
また、D0〜D7端子からの並列データの読み出し時にはWR
ITE端子のレベルが‘0'に固定され、Y0端子,Y1端子に第
１フレーム100〜第３フレーム300のいずれかを選択する
ための２ビットのデータが供給される。
以上のように構成されたメモリ装置について、第１図
の構成図および第２図に示した主要部のタイミングチャ
ートをもとにその動作を説明する。
の構成図および第２図に示した主要部のタイミングチャ
ートをもとにその動作を説明する。
まず、第２図Ａはシリアルデータの受信のためのクロ
ック信号波形、第２図ＢはSX端子からの入力データの変
化のもようを、第２図C,D,EはそれぞれX0端子,X1端子,X
2端子に供給される信号波形、第２図F,GはそれぞれY0端
子,Y1端子に供給される信号波形を示したものである。
ック信号波形、第２図ＢはSX端子からの入力データの変
化のもようを、第２図C,D,EはそれぞれX0端子,X1端子,X
2端子に供給される信号波形、第２図F,GはそれぞれY0端
子,Y1端子に供給される信号波形を示したものである。
第１図の装置において、第１フレーム100に直列デー
タの書き込みを行なうには、WRITE端子のレベルを‘1'
に固定したうえで、X0端子〜X2端子,Y0端子,Y1端子に供
給するレベルをそれぞれ第２図Ｃ〜E,F,Gのように変化
させればよい。すなわち、第２図の時刻t1以前にはX0端
子〜X2端子,Y0端子,Y1端子のレベルはすべて‘1'になっ
ているので、ANDゲート608とANDゲート３の出力レベル
はいずれも‘1'となり、第３フレーム300のデータ格納
ビット380を構成するNANDゲート385の出力レベルは‘0'
となっている。したがって、この時点ではSX端子のデー
タはインバータ384を介してインバータ381に供給され
る。時刻t1においてクロック信号のリーディングエッジ
（前縁）が到来すると、X0端子のレベルが‘1'から‘0'
に移行し（第２図Ｃ）、それによって、デコーダ600を
構成するANDゲート607の出力レベルが‘1'に移行し、今
度はデータ格納ビット370にデータが書き込まれる。以
後同様に時刻t2までは第３フレーム300の各データ格納
ビットに直列データが次々と書き込まれる。
タの書き込みを行なうには、WRITE端子のレベルを‘1'
に固定したうえで、X0端子〜X2端子,Y0端子,Y1端子に供
給するレベルをそれぞれ第２図Ｃ〜E,F,Gのように変化
させればよい。すなわち、第２図の時刻t1以前にはX0端
子〜X2端子,Y0端子,Y1端子のレベルはすべて‘1'になっ
ているので、ANDゲート608とANDゲート３の出力レベル
はいずれも‘1'となり、第３フレーム300のデータ格納
ビット380を構成するNANDゲート385の出力レベルは‘0'
となっている。したがって、この時点ではSX端子のデー
タはインバータ384を介してインバータ381に供給され
る。時刻t1においてクロック信号のリーディングエッジ
（前縁）が到来すると、X0端子のレベルが‘1'から‘0'
に移行し（第２図Ｃ）、それによって、デコーダ600を
構成するANDゲート607の出力レベルが‘1'に移行し、今
度はデータ格納ビット370にデータが書き込まれる。以
後同様に時刻t2までは第３フレーム300の各データ格納
ビットに直列データが次々と書き込まれる。
時刻t2においてクロック信号のリーディングエッジが
到来すると、X0端子〜X2端子のレベルがそれぞれ‘1'に
移行するが、このときY0端子のレベルは‘0'に移行（第
２図Ｆ）し、その結果、ANDゲート２の出力レベルが
‘1'に移行して、この時点から時刻t3までは第２フレー
ム200を構成する各データ格納ビットに直列データが書
き込まれる。
到来すると、X0端子〜X2端子のレベルがそれぞれ‘1'に
移行するが、このときY0端子のレベルは‘0'に移行（第
２図Ｆ）し、その結果、ANDゲート２の出力レベルが
‘1'に移行して、この時点から時刻t3までは第２フレー
ム200を構成する各データ格納ビットに直列データが書
き込まれる。
さらに、時刻t3から時刻t4までの間は第１フレーム10
0の各データ格納ビットに直列データが書き込まれる。
0の各データ格納ビットに直列データが書き込まれる。
一方、第１図のメモリ装置からデータの読み出しを行
なうには、WRITE端子のレベルを‘0'に固定したうえ
で、Y0端子,Y1端子にフレームの選択データを供給すれ
ばよい。例えば、第１フレーム100に格納された並列デ
ータを読み出すには、Y0端子,Y1端子の両方のレベルを
‘1'にすればよく、これによってANDゲート１とANDゲー
ト12の出力レベルが‘1'に移行し、データ端子群D0〜D7
には３ステートバッファ113〜183を介して第１フレーム
100に格納された並列データが送出される。
なうには、WRITE端子のレベルを‘0'に固定したうえ
で、Y0端子,Y1端子にフレームの選択データを供給すれ
ばよい。例えば、第１フレーム100に格納された並列デ
ータを読み出すには、Y0端子,Y1端子の両方のレベルを
‘1'にすればよく、これによってANDゲート１とANDゲー
ト12の出力レベルが‘1'に移行し、データ端子群D0〜D7
には３ステートバッファ113〜183を介して第１フレーム
100に格納された並列データが送出される。
このようにして、第１図に示したメモリ装置では、並
列データの読み出しと、直列データの書き込み時のビッ
ト位置の選択が共通の線路、すなわち、並列データの読
み出しのための線路を介して行なわれるので、装置の配
線数が大幅に削減される。
列データの読み出しと、直列データの書き込み時のビッ
ト位置の選択が共通の線路、すなわち、並列データの読
み出しのための線路を介して行なわれるので、装置の配
線数が大幅に削減される。
発明の効果 本発明のメモリ装置は以上の説明からも明らかなよう
に、単位メモリセル（実施例では、インバータ111と３
ステートインバータ112によって構成されている。）
と、ビット選択線路（NANDゲート115の非共通側入力端
子が接続される線路であり、これが複数集まってビット
選択線路群400を構成している。）と、データ書き込み
時に前記ビット選択線路がアクティブにされたとき前記
単位メモリセルを共通の入力線路（SX端子）に接続する
入力スイッチ手段（３ステートインバータ114）と、デ
ータ読み取り時に前記単位メモリセルの出力を前記ビッ
ト選択線路に接続する出力スイッチ手段（３ステートバ
ッファ113）からなるデータ格納ビット110を複数個配置
して構成されたフレーム100と、前記フレームを構成す
るデータ格納ビットのひとつを前記ビット選択線路を介
して選択するデコーダ600と、データ読み取り時にはフ
レーム内の各ビット選択線路から並列データを取り出す
出力端子群（データ端子群D0〜D7）と、データ書き込み
時には前記デコーダの出力をそれぞれのデータ格納ビッ
トのビット選択線路に接続するデコードスイッチ（スイ
ッチ群500）を備えているので、少ない配線で、直列デ
ータの書き込みと並列データの取り出しができるメモリ
装置が実現でき、大なる効果を奏する。
に、単位メモリセル（実施例では、インバータ111と３
ステートインバータ112によって構成されている。）
と、ビット選択線路（NANDゲート115の非共通側入力端
子が接続される線路であり、これが複数集まってビット
選択線路群400を構成している。）と、データ書き込み
時に前記ビット選択線路がアクティブにされたとき前記
単位メモリセルを共通の入力線路（SX端子）に接続する
入力スイッチ手段（３ステートインバータ114）と、デ
ータ読み取り時に前記単位メモリセルの出力を前記ビッ
ト選択線路に接続する出力スイッチ手段（３ステートバ
ッファ113）からなるデータ格納ビット110を複数個配置
して構成されたフレーム100と、前記フレームを構成す
るデータ格納ビットのひとつを前記ビット選択線路を介
して選択するデコーダ600と、データ読み取り時にはフ
レーム内の各ビット選択線路から並列データを取り出す
出力端子群（データ端子群D0〜D7）と、データ書き込み
時には前記デコーダの出力をそれぞれのデータ格納ビッ
トのビット選択線路に接続するデコードスイッチ（スイ
ッチ群500）を備えているので、少ない配線で、直列デ
ータの書き込みと並列データの取り出しができるメモリ
装置が実現でき、大なる効果を奏する。
第１図は本発明の一実施例におけるメモリ装置の構成
図、第２図は第１図の主要部のタイミングチャートであ
る。 100……第１フレーム,110……データ格納ビット,114…
…３ステートインバータ,113……３ステートバッファ,2
00……第２フレーム,300……第３フレーム,400……ビッ
ト選択線路群,500……スイッチ群,600……デコーダ．
図、第２図は第１図の主要部のタイミングチャートであ
る。 100……第１フレーム,110……データ格納ビット,114…
…３ステートインバータ,113……３ステートバッファ,2
00……第２フレーム,300……第３フレーム,400……ビッ
ト選択線路群,500……スイッチ群,600……デコーダ．
Claims (1)
- 【請求項１】単位メモリセルと、ビット選択線路と、デ
ータ書き込み時に前記ビット選択線路がアクティブにさ
れたとき前記単位メモリセルを共通の入力線路に接続す
る入力スイッチ手段と、データ読み取り時に前記単位メ
モリセルの出力を前記ビット選択線路に接続する出力ス
イッチ手段からなるデータ格納ビットを複数個配置して
構成されたフレームと、前記フレームを構成するデータ
格納ビットのひとつを前記ビット選択線路を介して選択
するデコーダと、データ読み取り時にはフレーム内の各
ビット選択線路から並列データを取り出す出力端子群
と、データ書き込み時には前記デコーダの出力をそれぞ
れのデータ格納ビットのビット選択線路に接続するデコ
ードスイッチを具備してなるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026912A JP2595707B2 (ja) | 1989-02-06 | 1989-02-06 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026912A JP2595707B2 (ja) | 1989-02-06 | 1989-02-06 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206096A JPH02206096A (ja) | 1990-08-15 |
| JP2595707B2 true JP2595707B2 (ja) | 1997-04-02 |
Family
ID=12206428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026912A Expired - Fee Related JP2595707B2 (ja) | 1989-02-06 | 1989-02-06 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595707B2 (ja) |
-
1989
- 1989-02-06 JP JP1026912A patent/JP2595707B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206096A (ja) | 1990-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100694440B1 (ko) | 반도체기억장치 | |
| EP0147500A2 (en) | Semiconductor memory device | |
| US4667310A (en) | Large scale circuit device containing simultaneously accessible memory cells | |
| JPH0642313B2 (ja) | 半導体メモリ | |
| JPH02100737A (ja) | データ転送制御装置 | |
| JP2595707B2 (ja) | メモリ装置 | |
| JP2659222B2 (ja) | メモリ回路 | |
| JP2788729B2 (ja) | 制御信号発生回路 | |
| US5373464A (en) | CCD array memory device having dual, independent clocks of differing speeds | |
| JPH0676581A (ja) | 同期型スタチックメモリ | |
| US6222793B1 (en) | Memory devices having a restore start address counter | |
| JPS5992483A (ja) | 半導体記憶装置 | |
| JP3254781B2 (ja) | 半導体装置 | |
| JPS6080193A (ja) | メモリシステム | |
| JP3038618B2 (ja) | テスト用回路を内蔵したメモリ装置 | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JPH02149997A (ja) | スタテイツクｒａｍに対するアドレス増幅回路 | |
| JP2893690B2 (ja) | 半導体メモリ | |
| US5592681A (en) | Data processing with improved register bit structure | |
| JPS6316329A (ja) | 演算装置のデ−タ送出回路 | |
| JPH01280846A (ja) | メモリ装置 | |
| JPH035788A (ja) | 表示装置駆動用ｌｓｉ | |
| JPS6136854A (ja) | メモリ切換装置 | |
| JPH02183486A (ja) | Ｒａｍ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |