JP2513132B2 - 信号速度変換装置 - Google Patents
信号速度変換装置Info
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- JP2513132B2 JP2513132B2 JP5160539A JP16053993A JP2513132B2 JP 2513132 B2 JP2513132 B2 JP 2513132B2 JP 5160539 A JP5160539 A JP 5160539A JP 16053993 A JP16053993 A JP 16053993A JP 2513132 B2 JP2513132 B2 JP 2513132B2
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- signals
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号伝送シ
ステムにおいて、非同期の複数の入力データ信号をこれ
らの信号より充分に速い信号速度の複数の出力データ信
号に変換する信号変換装置に関する。ここで、入力デー
タ信号の各ビットに同期したクロックは、例えば、数ｋ
Ｈｚの周波数をもち、出力データ信号の各ビットに同期
したクロックは、例えば、数ＭＨｚの周波数をもつ。
ステムにおいて、非同期の複数の入力データ信号をこれ
らの信号より充分に速い信号速度の複数の出力データ信
号に変換する信号変換装置に関する。ここで、入力デー
タ信号の各ビットに同期したクロックは、例えば、数ｋ
Ｈｚの周波数をもち、出力データ信号の各ビットに同期
したクロックは、例えば、数ＭＨｚの周波数をもつ。
【０００２】
【従来の技術】ディジタル信号伝送システムにおける信
号速度変換装置は、伝送信号を異なる信号速度に変換す
るためにＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）メモリやＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）などを速度変換回路として用いている
（特開平２−１２８５３５号公報、特開昭５７−２４１
４１号公報）。
号速度変換装置は、伝送信号を異なる信号速度に変換す
るためにＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）メモリやＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）などを速度変換回路として用いている
（特開平２−１２８５３５号公報、特開昭５７−２４１
４１号公報）。
【０００３】このような信号速度変換装置は、図２に示
すように、非同期の複数の入力データ信号（低速）
ａ1 ，ａ2 ，…，ａn にそれぞれ同期したタイミングク
ロック（低速）ｂ1 ，ｂ2 ，…，ｂn を基に、複数のタ
イミング信号発生回路６０−１，６０−２，…，６０−
ｎによって複数の速度変換回路３０−１，３０−２，
…，３０−ｎへの書き込みタイミング信号ｉ1 ，ｉ2 ，
…，ｉn を生成してデータ信号ａ1 〜ａn をそれぞれ速
度変換回路３０−１〜３０−ｎに書き込み、速度変換後
のクロック（高速）ｃ3 からタイミング信号発生回路５
０Ｂにて生成した読み出しタイミング信号ｊによって速
度変換回路３０−１〜３０−ｎから出力データ信号（高
速）ｆ1 ，ｆ2 ，…，ｆn を読み出す。
すように、非同期の複数の入力データ信号（低速）
ａ1 ，ａ2 ，…，ａn にそれぞれ同期したタイミングク
ロック（低速）ｂ1 ，ｂ2 ，…，ｂn を基に、複数のタ
イミング信号発生回路６０−１，６０−２，…，６０−
ｎによって複数の速度変換回路３０−１，３０−２，
…，３０−ｎへの書き込みタイミング信号ｉ1 ，ｉ2 ，
…，ｉn を生成してデータ信号ａ1 〜ａn をそれぞれ速
度変換回路３０−１〜３０−ｎに書き込み、速度変換後
のクロック（高速）ｃ3 からタイミング信号発生回路５
０Ｂにて生成した読み出しタイミング信号ｊによって速
度変換回路３０−１〜３０−ｎから出力データ信号（高
速）ｆ1 ，ｆ2 ，…，ｆn を読み出す。
【０００４】
【発明が解決しようとする課題】従来の信号速度変換装
置は、上述したように入力データ信号に同期したクロッ
クによって書き込みタイミング信号を生成するため、非
同期の信号が複数入力される場合に書き込みタイミング
信号をそれぞれ個別に生成する必要がある。そのため、
タイミング信号発生回路６０−１〜６０−ｎや速度変換
回路３０−１〜３０−ｎを各データ信号ａ1 〜ａn に対
して個別に持たなくてはならない。
置は、上述したように入力データ信号に同期したクロッ
クによって書き込みタイミング信号を生成するため、非
同期の信号が複数入力される場合に書き込みタイミング
信号をそれぞれ個別に生成する必要がある。そのため、
タイミング信号発生回路６０−１〜６０−ｎや速度変換
回路３０−１〜３０−ｎを各データ信号ａ1 〜ａn に対
して個別に持たなくてはならない。
【０００５】さらに、ＦＩＦＯなどの速度変換回路では
入力データの位相と出力データの位相が固定でないた
め、データの読み誤りを起こさないように書き込み側と
読み込み側の位相を管理する必要がある。これらの理由
により、非同期の複数の入力データ信号を変換するため
には大規模な回路が必要になる。
入力データの位相と出力データの位相が固定でないた
め、データの読み誤りを起こさないように書き込み側と
読み込み側の位相を管理する必要がある。これらの理由
により、非同期の複数の入力データ信号を変換するため
には大規模な回路が必要になる。
【０００６】従って、本発明の課題は、回路規模を縮小
できる信号変換装置を提供することにある。
できる信号変換装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、同一の
入力信号速度を有する非同期の第１乃至第ｎの（ｎは２
以上の整数）の入力データ信号を、これらの信号より高
い同一の出力信号速度を有する第１乃至第ｎの出力デー
タ信号にそれぞれ変換する信号速度変換装置において、
前記第１乃至前記第ｎの入力データ信号をこれらの信号
のクロックの周波数よりも高い周波数のクロックで共通
にサンプリングし、第１乃至第ｎのサンプリングされた
信号をそれぞれ出力するサンプリング回路と、前記第１
乃至前記第ｎの入力データ信号のクロックから前記第１
乃至前記第ｎの入力データ信号の周期的なデータ変化点
を判定し、これらデータ変化点を示す変化点タイミング
情報を出力する位相判定回路と、前記変化点タイミング
情報にて示された前記データ変化点の以外の点を示す、
前記第１乃至前記第ｎの入力データ信号の周期と同じ周
期の位相揃えタイミング信号を発生するタイミング信号
発生回路と、前記位相揃えタイミング信号を基準にし
て、前記第１乃至前記第ｎのサンプリングされた信号の
位相を揃え、第１乃至第ｎの位相の揃えられた信号をそ
れぞれ出力する位相揃え回路と、前記第１乃至前記第ｎ
の位相の揃えられた信号を共通の速度変換タイミング信
号で速度変換し、前記第１乃至前記第ｎの出力データ信
号を出力する速度変換回路とを、有することを特徴とす
る信号速度変換装置が得られる。
入力信号速度を有する非同期の第１乃至第ｎの（ｎは２
以上の整数）の入力データ信号を、これらの信号より高
い同一の出力信号速度を有する第１乃至第ｎの出力デー
タ信号にそれぞれ変換する信号速度変換装置において、
前記第１乃至前記第ｎの入力データ信号をこれらの信号
のクロックの周波数よりも高い周波数のクロックで共通
にサンプリングし、第１乃至第ｎのサンプリングされた
信号をそれぞれ出力するサンプリング回路と、前記第１
乃至前記第ｎの入力データ信号のクロックから前記第１
乃至前記第ｎの入力データ信号の周期的なデータ変化点
を判定し、これらデータ変化点を示す変化点タイミング
情報を出力する位相判定回路と、前記変化点タイミング
情報にて示された前記データ変化点の以外の点を示す、
前記第１乃至前記第ｎの入力データ信号の周期と同じ周
期の位相揃えタイミング信号を発生するタイミング信号
発生回路と、前記位相揃えタイミング信号を基準にし
て、前記第１乃至前記第ｎのサンプリングされた信号の
位相を揃え、第１乃至第ｎの位相の揃えられた信号をそ
れぞれ出力する位相揃え回路と、前記第１乃至前記第ｎ
の位相の揃えられた信号を共通の速度変換タイミング信
号で速度変換し、前記第１乃至前記第ｎの出力データ信
号を出力する速度変換回路とを、有することを特徴とす
る信号速度変換装置が得られる。
【０００８】更に本発明によれば、前記サンプリング回
路は、前記第１乃至前記第ｎの出力データ信号のクロッ
クの周波数に等しい周波数のクロックで共通にサンプリ
ングし、前記第１乃至前記第ｎのサンプリングされた信
号をそれぞれ出力するものであることを特徴とする信号
速度変換装置が得られる。
路は、前記第１乃至前記第ｎの出力データ信号のクロッ
クの周波数に等しい周波数のクロックで共通にサンプリ
ングし、前記第１乃至前記第ｎのサンプリングされた信
号をそれぞれ出力するものであることを特徴とする信号
速度変換装置が得られる。
【０００９】又本発明によれば、前記タイミング信号発
生回路は、前記第１乃至前記第ｎの出力データ信号のク
ロックの周波数に等しい周波数のクロックを供給され、
前記速度変換タイミング信号をも発生し、前記速度変換
回路に送出することを特徴とする信号速度変換装置が得
られる。
生回路は、前記第１乃至前記第ｎの出力データ信号のク
ロックの周波数に等しい周波数のクロックを供給され、
前記速度変換タイミング信号をも発生し、前記速度変換
回路に送出することを特徴とする信号速度変換装置が得
られる。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１を参照すると、本発明の一実施例によ
る信号速度変換装置は、同一の入力信号速度を有する非
同期の第１乃至第ｎの入力データ信号ａ1 〜ａn を、こ
れらの信号より高い同一の出力信号速度を有する第１乃
至第ｎの出力データ信号ｆ1〜ｆn にそれぞれ変換す
る。本信号速度変換装置は、第１乃至第ｎの入力データ
信号ａ1 〜ａn をこれらの信号のクロックの周波数より
も高い周波数のクロックｃ1 で共通にサンプリングし、
第１乃至第ｎのサンプリングされた信号ｄ1 〜ｄn をそ
れぞれ出力するサンプリング回路１０を有する。
る信号速度変換装置は、同一の入力信号速度を有する非
同期の第１乃至第ｎの入力データ信号ａ1 〜ａn を、こ
れらの信号より高い同一の出力信号速度を有する第１乃
至第ｎの出力データ信号ｆ1〜ｆn にそれぞれ変換す
る。本信号速度変換装置は、第１乃至第ｎの入力データ
信号ａ1 〜ａn をこれらの信号のクロックの周波数より
も高い周波数のクロックｃ1 で共通にサンプリングし、
第１乃至第ｎのサンプリングされた信号ｄ1 〜ｄn をそ
れぞれ出力するサンプリング回路１０を有する。
【００１２】位相判定回路４０は、第１乃至第ｎの入力
データ信号ａ1 〜ａn のクロックから第１乃至第ｎの入
力データ信号ａ1 〜ａn の周期的なデータ変化点（ビッ
トとビットとの間の点）を判定し、これらデータ変化点
を示す変化点タイミング情報ｇを出力する。タイミング
信号発生回路５０Ａは、変化点タイミング情報ｇにて示
された前記データ変化点の以外の点を示す。第１乃至第
ｎの入力データ信号ａ1 〜ａn の周期と同じ周期の位相
揃えタイミング信号ｈを発生する。
データ信号ａ1 〜ａn のクロックから第１乃至第ｎの入
力データ信号ａ1 〜ａn の周期的なデータ変化点（ビッ
トとビットとの間の点）を判定し、これらデータ変化点
を示す変化点タイミング情報ｇを出力する。タイミング
信号発生回路５０Ａは、変化点タイミング情報ｇにて示
された前記データ変化点の以外の点を示す。第１乃至第
ｎの入力データ信号ａ1 〜ａn の周期と同じ周期の位相
揃えタイミング信号ｈを発生する。
【００１３】図３に第１乃至第ｎの入力データ信号ａ1
〜ａn と位相揃えタイミング信号ｈを示す。位相揃えタ
イミング信号ｈ1 は入力データ信号ａn のデータ変化点
に一致しており、位相揃えタイミング信号ｈ2 はどの入
力データ信号ａ1 〜ａn のデータ変化点にも一致してい
ない。従って、タイミング信号発生回路５０Ａは、位相
揃えタイミング信号ｈとして、位相揃えタイミング信号
ｈ2 を出力する。
〜ａn と位相揃えタイミング信号ｈを示す。位相揃えタ
イミング信号ｈ1 は入力データ信号ａn のデータ変化点
に一致しており、位相揃えタイミング信号ｈ2 はどの入
力データ信号ａ1 〜ａn のデータ変化点にも一致してい
ない。従って、タイミング信号発生回路５０Ａは、位相
揃えタイミング信号ｈとして、位相揃えタイミング信号
ｈ2 を出力する。
【００１４】図１において、位相揃え回路２０は、位相
揃えタイミング信号ｈを基準にして、第１乃至第ｎのサ
ンプリングされた信号ｄ1 〜ｄn の位相を揃え、第１乃
至第ｎの位相の揃えられた信号ｅ1 〜ｅn をそれぞれ出
力する。速度変換回路３０は、第１乃至第ｎの位相の揃
えられて信号ｅ1 〜ｅn を共通の速度変換タイミング信
号（書き込みタイミング信号ｉ及び読み出しタイミング
信号ｊ）で速度変換し、第１乃至第ｎの出力データ信号
ｆ1 〜ｆn を出力する。
揃えタイミング信号ｈを基準にして、第１乃至第ｎのサ
ンプリングされた信号ｄ1 〜ｄn の位相を揃え、第１乃
至第ｎの位相の揃えられた信号ｅ1 〜ｅn をそれぞれ出
力する。速度変換回路３０は、第１乃至第ｎの位相の揃
えられて信号ｅ1 〜ｅn を共通の速度変換タイミング信
号（書き込みタイミング信号ｉ及び読み出しタイミング
信号ｊ）で速度変換し、第１乃至第ｎの出力データ信号
ｆ1 〜ｆn を出力する。
【００１５】尚、サンプリング回路１０は、第１乃至第
ｎの出力データ信号ｆ1 〜ｆn のクロックの周波数に等
しい周波数のクロックｃ1 で共通にサンプリングし、第
１乃至第ｎのサンプリングされた信号ｄ1 〜ｄn をそれ
ぞれ出力する。又、タイミング信号発生回路５０Ａは、
第１乃至第ｎの出力データ信号ｆ1 〜ｆn のクロックｃ
1 の周波数に等しい周波数のクロックｃ2 を供給され、
前述の速度変換タイミング信号ｉ及びｊをも発生し、速
度変換回路３０に送出する。
ｎの出力データ信号ｆ1 〜ｆn のクロックの周波数に等
しい周波数のクロックｃ1 で共通にサンプリングし、第
１乃至第ｎのサンプリングされた信号ｄ1 〜ｄn をそれ
ぞれ出力する。又、タイミング信号発生回路５０Ａは、
第１乃至第ｎの出力データ信号ｆ1 〜ｆn のクロックｃ
1 の周波数に等しい周波数のクロックｃ2 を供給され、
前述の速度変換タイミング信号ｉ及びｊをも発生し、速
度変換回路３０に送出する。
【００１６】次に図１の信号速度変換装置の動作を説明
する。
する。
【００１７】互いに非同期な入力データ信号ａ1 〜ａn
をサンプリング回路１０でこれらのデータに対して十分
に高速な速度変換後のクロックｃ1 でサンプリングす
る。このサンプリングを行った後のデータ信号ｄ1 〜ｄ
n を位相揃え回路２０に入力し、サンプリングしたもの
と同じクロックｃ2 を用いたタイミング信号発生回路５
０Ａで作成した、データ信号と同じ周期の抜き取りパル
ス（これは位相揃えタイミング信号に対応する）ｈで抜
き取ることにより、複数のデータ信号の位相がすべて揃
う。このとき、抜き取りパルスｈが図３のｈ1 のように
データ信号の変化点に当たるとデータの読み誤りを起こ
すため、入力データと同位相のタイミングクロックｄ1
〜ｄn を位相判定回路４０に入力し、各データ信号ａ1
〜ａn の変化点タイミング情報ｇをタイミング信号発生
回路５０Ａに送る事により、図３のｈ2 のように信号変
化点を避けた位置に抜き取りパルスを発生させる。位相
の揃ったデータ信号ｅ1 〜ｅn は速度変換回路３０に入
力され、タイミング信号発生回路５０Ａからの書き込み
タイミング信号ｉと読み出しタイミング信号ｊによって
速度変換され、高速なデータ信号ｆ1 〜ｆn となる。
をサンプリング回路１０でこれらのデータに対して十分
に高速な速度変換後のクロックｃ1 でサンプリングす
る。このサンプリングを行った後のデータ信号ｄ1 〜ｄ
n を位相揃え回路２０に入力し、サンプリングしたもの
と同じクロックｃ2 を用いたタイミング信号発生回路５
０Ａで作成した、データ信号と同じ周期の抜き取りパル
ス（これは位相揃えタイミング信号に対応する）ｈで抜
き取ることにより、複数のデータ信号の位相がすべて揃
う。このとき、抜き取りパルスｈが図３のｈ1 のように
データ信号の変化点に当たるとデータの読み誤りを起こ
すため、入力データと同位相のタイミングクロックｄ1
〜ｄn を位相判定回路４０に入力し、各データ信号ａ1
〜ａn の変化点タイミング情報ｇをタイミング信号発生
回路５０Ａに送る事により、図３のｈ2 のように信号変
化点を避けた位置に抜き取りパルスを発生させる。位相
の揃ったデータ信号ｅ1 〜ｅn は速度変換回路３０に入
力され、タイミング信号発生回路５０Ａからの書き込み
タイミング信号ｉと読み出しタイミング信号ｊによって
速度変換され、高速なデータ信号ｆ1 〜ｆn となる。
【００１８】このように本実施例では、変換後の信号速
度が入力データの信号速度に対して充分に速いことを前
提として、入力データ信号を速度変換後のクロックでサ
ンプリングし、変換回路の前後を同じクロックで動作さ
せることで位相管理を不要にし、さらに入力データと同
じ周期の位相揃えタイミング信号を基準にして複数の信
号の位相を揃え、同一の速度変換回路を用いるようにし
て回路規模の縮小を図っている。
度が入力データの信号速度に対して充分に速いことを前
提として、入力データ信号を速度変換後のクロックでサ
ンプリングし、変換回路の前後を同じクロックで動作さ
せることで位相管理を不要にし、さらに入力データと同
じ周期の位相揃えタイミング信号を基準にして複数の信
号の位相を揃え、同一の速度変換回路を用いるようにし
て回路規模の縮小を図っている。
【００１９】
【発明の効果】以上詳細に説明したように本発明の信号
速度変換装置を用いれば、非同期の複数のデータ信号の
位相を揃えて速度変換回路に入力するため、同一のタイ
ミング信号発生回路や速度変換回路を用いることができ
る。
速度変換装置を用いれば、非同期の複数のデータ信号の
位相を揃えて速度変換回路に入力するため、同一のタイ
ミング信号発生回路や速度変換回路を用いることができ
る。
【００２０】また、速度変換回路への書き込みと読み出
しを同じタイミング発生回路で制御しているので、読み
誤りの可能性もなく、位相管理回路が不要になるなど回
路規模が大幅に縮小できる。
しを同じタイミング発生回路で制御しているので、読み
誤りの可能性もなく、位相管理回路が不要になるなど回
路規模が大幅に縮小できる。
【図１】本発明の一実施例による信号速度変換回路のブ
ロック図。
ロック図。
【図２】従来の信号速度変換回路のブロック図。
【図３】図１の動作を説明するための図。
１０ サンプリング回路 ２０ 位相揃え回路 ３０ 速度変換回路 ４０ 位相判定回路 ５０Ａ タイミング信号発生回路 ３０−１〜３０−ｎ 速度変換回路 ５０Ｂ タイミング信号発生回路 ６０−１〜６０−Ｎ タイミング信号発生回路
Claims (3)
- 【請求項１】 同一の入力信号速度を有する非同期の第
１乃至第ｎの（ｎは２以上の整数）の入力データ信号
を、これらの信号より高い同一の出力信号速度を有する
第１乃至第ｎの出力データ信号にそれぞれ変換する信号
速度変換装置において、 前記第１乃至前記第ｎの入力データ信号をこれらの信号
のクロックの周波数よりも高い周波数のクロックで共通
にサンプリングし、第１乃至第ｎのサンプリングされた
信号をそれぞれ出力するサンプリング回路と、 前記第１乃至前記第ｎの入力データ信号のクロックから
前記第１乃至前記第ｎの入力データ信号の周期的なデー
タ変化点を判定し、これらデータ変化点を示す変化点タ
イミング情報を出力する位相判定回路と、 前記変化点タイミング情報にて示された前記データ変化
点の以外の点を示す、前記第１乃至前記第ｎの入力デー
タ信号の周期と同じ周期の位相揃えタイミング信号を発
生するタイミング信号発生回路と、 前記位相揃えタイミング信号を基準にして、前記第１乃
至前記第ｎのサンプリングされた信号の位相を揃え、第
１乃至第ｎの位相の揃えられた信号をそれぞれ出力する
位相揃え回路と、 前記第１乃至前記第ｎの位相の揃えられた信号を共通の
速度変換タイミング信号で速度変換し、前記第１乃至前
記第ｎの出力データ信号を出力する速度変換回路とを、
有することを特徴とする信号速度変換装置。 - 【請求項２】 前記サンプリング回路は、前記第１乃至
前記第ｎの出力データ信号のクロックの周波数に等しい
周波数のクロックで共通にサンプリングし、前記第１乃
至前記第ｎのサンプリングされた信号をそれぞれ出力す
るものであることを特徴とする請求項１に記載の信号速
度変換装置。 - 【請求項３】 前記タイミング信号発生回路は、前記第
１乃至前記第ｎの出力データ信号のクロックの周波数に
等しい周波数のクロックを供給され、前記速度変換タイ
ミング信号をも発生し、前記速度変換回路に送出するこ
とを特徴とする請求項２に記載の信号速度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160539A JP2513132B2 (ja) | 1993-06-30 | 1993-06-30 | 信号速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160539A JP2513132B2 (ja) | 1993-06-30 | 1993-06-30 | 信号速度変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723033A JPH0723033A (ja) | 1995-01-24 |
| JP2513132B2 true JP2513132B2 (ja) | 1996-07-03 |
Family
ID=15717172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160539A Expired - Lifetime JP2513132B2 (ja) | 1993-06-30 | 1993-06-30 | 信号速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513132B2 (ja) |
-
1993
- 1993-06-30 JP JP5160539A patent/JP2513132B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723033A (ja) | 1995-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960305 |