JPH01162925A - 非同期式速度変換回路 - Google Patents
非同期式速度変換回路Info
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- JPH01162925A JPH01162925A JP62322591A JP32259187A JPH01162925A JP H01162925 A JPH01162925 A JP H01162925A JP 62322591 A JP62322591 A JP 62322591A JP 32259187 A JP32259187 A JP 32259187A JP H01162925 A JPH01162925 A JP H01162925A
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- 238000006243 chemical reaction Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 5
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- 230000005540 biological transmission Effects 0.000 description 2
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- 238000004891 communication Methods 0.000 description 1
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
■、実施例と第1図との対応関係
■、実施例の構成
■、実施例の動作
(i)通常動作
(ii )タイミング重複時の動作
■、実施例のまとめ
■1発明の変形態様
発明の効果
〔概 要〕
加入者線のバーストデータをユーザシステム側のデータ
に変換するときの非同期式速度変換回路に関し、 回路の小型化を目的とし、 書込み信号に応じたデータの入出力動作を行なうRAM
と、書込み信号に同期して、データを書き込むための書
込みアドレスをRAMに供給すると共に、書込みアドレ
スの供給動作の合間に、データを読み出すための読出し
アドレスをRAMに供給するアドレス供給手段と、導入
された入力データをRAMに供給して書き込む書込み手
段と、読出し信号と書込み信号とが導入され、RAMへ
のデータ書込み動作とタイミングが重ならないように、
読出し信号と周期の等しい読出し制御信号を出力する続
出し制御手段と、RAMから出力されるデータが導入さ
れ、読出し制御信号に同期した出力データを得る読出し
手段とを備えるように構成する。
に変換するときの非同期式速度変換回路に関し、 回路の小型化を目的とし、 書込み信号に応じたデータの入出力動作を行なうRAM
と、書込み信号に同期して、データを書き込むための書
込みアドレスをRAMに供給すると共に、書込みアドレ
スの供給動作の合間に、データを読み出すための読出し
アドレスをRAMに供給するアドレス供給手段と、導入
された入力データをRAMに供給して書き込む書込み手
段と、読出し信号と書込み信号とが導入され、RAMへ
のデータ書込み動作とタイミングが重ならないように、
読出し信号と周期の等しい読出し制御信号を出力する続
出し制御手段と、RAMから出力されるデータが導入さ
れ、読出し制御信号に同期した出力データを得る読出し
手段とを備えるように構成する。
本発明は、非同期式速度変換回路に関し、特に、加入者
線のバーストデータをユーザシステム側のデータに変換
するときの非同期式速度変換回路に関するものである。
線のバーストデータをユーザシステム側のデータに変換
するときの非同期式速度変換回路に関するものである。
例えばピンポン伝送において、加入者線を介して受信し
たバーストデータをユーザが使用する場合、バーストデ
ータの伝送速度をユーザシステムのデータ処理速度に変
換する必要がある。
たバーストデータをユーザが使用する場合、バーストデ
ータの伝送速度をユーザシステムのデータ処理速度に変
換する必要がある。
従来の速度変換においては、エラスティックストア メ
モリ(以後ESメモリと称する)を使用した速度変換回
路が用いられていた。ESメモリは、入力用のクロック
信号に同期したデータの書込み動作と、出力用のクロッ
ク信号に同期したデータの読出し動作とを並行して行な
うことができ、このESメモリを用いることで容易に非
同期式の速度変換を行なうことが可能となる。
モリ(以後ESメモリと称する)を使用した速度変換回
路が用いられていた。ESメモリは、入力用のクロック
信号に同期したデータの書込み動作と、出力用のクロッ
ク信号に同期したデータの読出し動作とを並行して行な
うことができ、このESメモリを用いることで容易に非
同期式の速度変換を行なうことが可能となる。
ところで、上述した従来方式にあっては、転送データを
一時記憶するための素子としてESメモリを使用するた
め、制御用LSI(入出力用クロック信号や入出力デー
タの供給を制御するためのLSI)にESメモリを外付
けする必要がある。
一時記憶するための素子としてESメモリを使用するた
め、制御用LSI(入出力用クロック信号や入出力デー
タの供給を制御するためのLSI)にESメモリを外付
けする必要がある。
そのため、制御用LSIの入出力ビンが多くなったり、
制御用LSIとESメモリによる実装面積が大きくなっ
たりして、これらの素子を含む速度変換回路の小型化が
難しいという問題があった。
制御用LSIとESメモリによる実装面積が大きくなっ
たりして、これらの素子を含む速度変換回路の小型化が
難しいという問題があった。
本発明は、このような点にかんがみて創作されたもので
あり、小型化が可能な非同期式速度変換回路を提供する
ことを目的としている。
あり、小型化が可能な非同期式速度変換回路を提供する
ことを目的としている。
第1図は、本発明の非同期式速度変換回路の原理ブロッ
ク図である。
ク図である。
図において、RAMIIIは、書込み信号に応じたデー
タの入出力動作を行なう。
タの入出力動作を行なう。
アドレス供給手段121は、書込み信号に同期して、デ
ータを書き込むための書込みアドレスをRAMIIIに
供給すると共に、書込みアドレスの供給動作の合間に、
データを読み出すための読出しアドレスをRAMI 1
1に供給する。
ータを書き込むための書込みアドレスをRAMIIIに
供給すると共に、書込みアドレスの供給動作の合間に、
データを読み出すための読出しアドレスをRAMI 1
1に供給する。
書込み手段131は、導入された入力データをRAMI
IIに供給して書き込む。
IIに供給して書き込む。
読出し制御手段151は、読出し信号と書込み信号とが
導入され、RAMI 11へのデータ書込み動作とタイ
ミングが重ならないように、読出し信号と周期の等しい
読出し制御信号を出力する。
導入され、RAMI 11へのデータ書込み動作とタイ
ミングが重ならないように、読出し信号と周期の等しい
読出し制御信号を出力する。
読出し手段141は、RAMIIIから出力されるデー
タが導入され、読出し制御信号に同期した出力データを
得る。
タが導入され、読出し制御信号に同期した出力データを
得る。
従って、全体として、書込み信号に同期して入力データ
をRAMIIIに書き込むと共に、読出し制御信号に同
期した出力データを得るように構成されている。
をRAMIIIに書き込むと共に、読出し制御信号に同
期した出力データを得るように構成されている。
アドレス供給手段121は、書込みアドレスをRAMI
11に、書込み信号と同期をとって供給すると共に、
この書込みアドレス供給動作の合間に読出しアドレスを
RAMIIIに供給する。
11に、書込み信号と同期をとって供給すると共に、
この書込みアドレス供給動作の合間に読出しアドレスを
RAMIIIに供給する。
アドレス供給手段121からRAMI 11に書込みア
ドレスが供給されているときに、書込み手段131は導
入された入力データをRAMIIIに供給して書き込む
。
ドレスが供給されているときに、書込み手段131は導
入された入力データをRAMIIIに供給して書き込む
。
読出し制御手段151は、書込み信号と読出し信号とに
応じて、RAMI 11のデータ書込み動作とタイミン
グが重ならないように、読出し信号と周期の等しい続出
し制御信号を読出し手段141に供給する。読出し手段
141は、この読出し制御信号に同期したRAMIII
からのデータの読出しを行なって出力データを得る。
応じて、RAMI 11のデータ書込み動作とタイミン
グが重ならないように、読出し信号と周期の等しい続出
し制御信号を読出し手段141に供給する。読出し手段
141は、この読出し制御信号に同期したRAMIII
からのデータの読出しを行なって出力データを得る。
本発明にあっては、書込み信号に同期して入力データを
RAMIIIに書き込むと共に、RAM111へのデー
タ書込み動作とタイミングが重ならないように、RAM
I 11からデータを読み出して続出し制御信号に同期
した出力データを得ることにより、速度変換回路の小型
化が可能になる。
RAMIIIに書き込むと共に、RAM111へのデー
タ書込み動作とタイミングが重ならないように、RAM
I 11からデータを読み出して続出し制御信号に同期
した出力データを得ることにより、速度変換回路の小型
化が可能になる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第2図は、本発明の一実施例における非同期式速度変換
回路の構成を示す。
回路の構成を示す。
■ と 1′との、・ 、
ここで、本発明の実施例と第1図との対応関係を示して
おく。
おく。
RAMI 11は、RAM211に相当する。
アドレス供給手段121は、セレクタ221゜D−FF
223に相当する。
223に相当する。
書込み手段131は、シフトレジスタ231に相当する
。
。
読出し手段141は、D−FF241.D−FF243
に相当する。
に相当する。
読出し制御手段151は、微分回路251.D−FF2
53.セレクタ255.アンドゲート261、D−FF
263.D−FF265.D−FF271に相当する。
53.セレクタ255.アンドゲート261、D−FF
263.D−FF265.D−FF271に相当する。
入力データは、シフトレジスタ231に入力されるバー
ストデータに相当する。
ストデータに相当する。
出力データは、D−FF243がら出力されるパラレル
データに相当する。
データに相当する。
書込み信号は、アドレス切替え信号に相当する。
読出し信号は、セレクタ255の第1入力端子に入力さ
れる微分信号に相当する。
れる微分信号に相当する。
読出し制御信号は、セレクタ255から出力されるラッ
チクロック信号に相当する。
チクロック信号に相当する。
以上のような対応関係があるものとして、以下本発明の
実施例について説明する。
実施例について説明する。
ニー裏旌皿■盪虞
第2図において、本発明実施例の非同期式速度変換回路
は、通信データを一時格納するためのRAM211と、
加入者線を介して入力されるバーストデータ(シリアル
データ)をパラレルデータに変換するシフトレジスタ2
31と、クロック信号を微分するための微分回路251
と、2つのセレクタ221,255と、7つのD型フリ
ップフロップ(D−FF)223,241,243,2
53.263,265,271と、アンドゲート261
とを備えている。
は、通信データを一時格納するためのRAM211と、
加入者線を介して入力されるバーストデータ(シリアル
データ)をパラレルデータに変換するシフトレジスタ2
31と、クロック信号を微分するための微分回路251
と、2つのセレクタ221,255と、7つのD型フリ
ップフロップ(D−FF)223,241,243,2
53.263,265,271と、アンドゲート261
とを備えている。
シフトレジスタ231のパラレル出力端子POはRAM
211のデータ入力端子DIと接続されている。シフト
レジスタ231のシリアル入力端子Srには加入者線を
介したバーストデータが入力される。
211のデータ入力端子DIと接続されている。シフト
レジスタ231のシリアル入力端子Srには加入者線を
介したバーストデータが入力される。
セレクタ221の2つの入力端子の内の第1入力端子に
はRAM211の読出しアドレスデータが入力され、第
2入力端子には書込みアドレスデータが入力される゛。
はRAM211の読出しアドレスデータが入力され、第
2入力端子には書込みアドレスデータが入力される゛。
また、セレクタ221の選択動作を制御するための制御
端子にはアドレス切換信号が入力される。セレクタ22
1は、このアドレス切換信号に応じて、入力されたアド
レスデー夕の一方をRAM211のアドレス入力端子A
ddに供給する。
端子にはアドレス切換信号が入力される。セレクタ22
1は、このアドレス切換信号に応じて、入力されたアド
レスデー夕の一方をRAM211のアドレス入力端子A
ddに供給する。
また、上述のアドレス切換信号は、D−FF223の入
力端子り及びアンドゲート261の一方の入力端子に共
通に入力される。D−FF223の出力端子Qは、RA
M211のライトイネーブル端子WEと接続されており
、アンドゲート261の出力端子はD−FF265の入
力端子りと接続されている。
力端子り及びアンドゲート261の一方の入力端子に共
通に入力される。D−FF223の出力端子Qは、RA
M211のライトイネーブル端子WEと接続されており
、アンドゲート261の出力端子はD−FF265の入
力端子りと接続されている。
微分回路251の出力端子は、アンドゲート261の他
方の入力端子、D−FF263の入力端子り及びD−F
F253の入力端子りと接続されている。微分回路25
1の入力端子には、ユーザシステム用マスタークロック
信号(以後読出しクロック信号と称する)が入力される
。
方の入力端子、D−FF263の入力端子り及びD−F
F253の入力端子りと接続されている。微分回路25
1の入力端子には、ユーザシステム用マスタークロック
信号(以後読出しクロック信号と称する)が入力される
。
D−FF253の出力端子Qは、セレクタ255の第1
入力端子及びD−FF271の入力端子りと接続されて
いる。D−FF271の出力端子Qはセレクタ255の
第2入力端子と接続されている。更に、D−FF265
の出力端子Qはセレクタ255の制御端子と接続されて
いる。
入力端子及びD−FF271の入力端子りと接続されて
いる。D−FF271の出力端子Qはセレクタ255の
第2入力端子と接続されている。更に、D−FF265
の出力端子Qはセレクタ255の制御端子と接続されて
いる。
セレクタ255は、制御端子に入力された信号に応じて
、2つの入力端子に入力されたデータの一方を選択して
、ラッチクロック信号としてD−FF241のクロック
端子CKに入力する。D−FF241の入力端子りは、
RAM211のデータ出力端子DOと接続されており、
D−FF241の出力端子QはD−FF243の入力端
子りと接続されている。更に、D−FF243のクロッ
ク端子CKには読出しクロック信号が入力され、D−F
F243の出力端子Qからはユーザシステム用パラレル
データが出力される。
、2つの入力端子に入力されたデータの一方を選択して
、ラッチクロック信号としてD−FF241のクロック
端子CKに入力する。D−FF241の入力端子りは、
RAM211のデータ出力端子DOと接続されており、
D−FF241の出力端子QはD−FF243の入力端
子りと接続されている。更に、D−FF243のクロッ
ク端子CKには読出しクロック信号が入力され、D−F
F243の出力端子Qからはユーザシステム用パラレル
データが出力される。
アンドゲート261の出力端子はD−FF265の入力
端子と接続されており、D−FF263の出力端子Qは
D−FF265のクロック端子CKと接続されている。
端子と接続されており、D−FF263の出力端子Qは
D−FF265のクロック端子CKと接続されている。
RAM211. シフトレジスタ231.微分回路2
51及び5つのD−FF223,253,263.26
5.271の各クロック端子CKには、加入者線用マス
タークロツタ信号(以後書込みクロック信号と称する)
が入力される。尚、書込みクロック信号の入力は、シフ
トレジスタ231゜微分回路251.D−FF253.
271においては負論理で、RAM211.D−FF2
63゜265においては正論理で行なわれる。
51及び5つのD−FF223,253,263.26
5.271の各クロック端子CKには、加入者線用マス
タークロツタ信号(以後書込みクロック信号と称する)
が入力される。尚、書込みクロック信号の入力は、シフ
トレジスタ231゜微分回路251.D−FF253.
271においては負論理で、RAM211.D−FF2
63゜265においては正論理で行なわれる。
l−災旅■皇監作
次に、上述した本発明実施例の非同期式速度変換回路の
動作を説明する。
動作を説明する。
第3図は、実施例の動作手順を示す。図において、rR
AM WE、はD−FF223からRAM211のラ
イトイネーブル端子WEに入力される信号を、「微分信
号」は微分回路251の出力信号を、rRAMアドレス
」はRAM211のアドレス入力端子Addに入力され
るアドレスデータを、rRAM出力」はRAM211の
データ出力端子DOから出力されるデータを、「ゲート
出力」はアンドゲート261の出力信号を、「混触信号
ラッチクロック信号」はD−FF263からD−FF2
65のクロック端子CKに供給される信号を、「書込/
読出混触信号」はD−FF265からセレクタ255の
制御端子に供給される信号を、「通常ラッチクロック信
号」はセレクタ255の第1入力端子に入力される信号
をそれぞれ示している。
AM WE、はD−FF223からRAM211のラ
イトイネーブル端子WEに入力される信号を、「微分信
号」は微分回路251の出力信号を、rRAMアドレス
」はRAM211のアドレス入力端子Addに入力され
るアドレスデータを、rRAM出力」はRAM211の
データ出力端子DOから出力されるデータを、「ゲート
出力」はアンドゲート261の出力信号を、「混触信号
ラッチクロック信号」はD−FF263からD−FF2
65のクロック端子CKに供給される信号を、「書込/
読出混触信号」はD−FF265からセレクタ255の
制御端子に供給される信号を、「通常ラッチクロック信
号」はセレクタ255の第1入力端子に入力される信号
をそれぞれ示している。
いま、書込みクロック信号に同期して入力されるバース
トデータの6ビツトを1ワードとしてRAM211に書
き込み、書込みクロック信号と非同期の読出しクロック
信号(例えば書込みクロ・ンク信号の1710の周波数
のクロック信号)に同期し赳ユーザシステム用パラレル
データを得る場合を考える。
トデータの6ビツトを1ワードとしてRAM211に書
き込み、書込みクロック信号と非同期の読出しクロック
信号(例えば書込みクロ・ンク信号の1710の周波数
のクロック信号)に同期し赳ユーザシステム用パラレル
データを得る場合を考える。
データの読書き動作のタイミングが重ならない通常時の
動作と、タイミングが重なったときの動作とを場合を分
けて説明する。
動作と、タイミングが重なったときの動作とを場合を分
けて説明する。
以下、第2図、第3図を参照する。
」土と盈皇執作
先ス、RAM211へのパラレルデータの書込みを行な
う。
う。
シフトレジスタ231では、読出しクロック信号の立ち
上がりに同期して入力されるバーストデータのシリアル
/パラレル変換を行なう、6ピツト分のデータ(#1.
#2. ・・・)を1ワードとしてRAM211に供
給する。
上がりに同期して入力されるバーストデータのシリアル
/パラレル変換を行なう、6ピツト分のデータ(#1.
#2. ・・・)を1ワードとしてRAM211に供
給する。
また、上述の1ワードの5ビツト目に対応したアドレス
切換信号が、セレクタ221及びD−FF223に人力
れれる。
切換信号が、セレクタ221及びD−FF223に人力
れれる。
セレクタ221では、アドレス切換信号が入力されたと
きに、第2入力端子から入力される書込みアドレスデー
タ(Wl、W2. ・・・)を選択してRAM211
に供給する。RAM211は、次の書込みクロック信号
の立ち上がりに同期して、セレクタ221から供給され
た書込みアドレスデータを読み込む。
きに、第2入力端子から入力される書込みアドレスデー
タ(Wl、W2. ・・・)を選択してRAM211
に供給する。RAM211は、次の書込みクロック信号
の立ち上がりに同期して、セレクタ221から供給され
た書込みアドレスデータを読み込む。
lワードの6ビツト目には、D−FF223でアドレス
切換信号を1段(書込みクロック信号の1周期分)シフ
トしたライトイネーブル信号がRAM211に供給され
る。RAM211は、書込みクロック信号の立ち上がり
に同期して、シフトレジスタ231から入力されるパラ
レルデータを格納する。
切換信号を1段(書込みクロック信号の1周期分)シフ
トしたライトイネーブル信号がRAM211に供給され
る。RAM211は、書込みクロック信号の立ち上がり
に同期して、シフトレジスタ231から入力されるパラ
レルデータを格納する。
尚、RAM211において、書込みアドレスデータ供給
時以外は読出しアドレスデータ(R9゜R10,・・・
)の供給が行なわれ、この読出しアドレスデータによっ
て指定された6ビツトデータが出力される。
時以外は読出しアドレスデータ(R9゜R10,・・・
)の供給が行なわれ、この読出しアドレスデータによっ
て指定された6ビツトデータが出力される。
次に、RAM211に格納されたデータの読出しを行な
う、尚、非同期なのでデータの書込みと読出しは並行し
て行なわれる。
う、尚、非同期なのでデータの書込みと読出しは並行し
て行なわれる。
微分回路251は、入力される読出しクロック信号を書
込みクロック信号で微分する。微分回路251から出力
される微分信号はD−FF253に入力され、D−FF
253では1段シフトした微分信号をセレクタ255の
第1入力端に入力する。セレクタ255は、制御端子に
書込/読出混触信号が入力されないとき(データの読書
きのタイミングが重ならないとき)は、第1入力端子に
入力された微分信号をラッチクロック信号としてD−F
F241に供給する。
込みクロック信号で微分する。微分回路251から出力
される微分信号はD−FF253に入力され、D−FF
253では1段シフトした微分信号をセレクタ255の
第1入力端に入力する。セレクタ255は、制御端子に
書込/読出混触信号が入力されないとき(データの読書
きのタイミングが重ならないとき)は、第1入力端子に
入力された微分信号をラッチクロック信号としてD−F
F241に供給する。
D−FF241は、RAM211から出力されるパラレ
ルデータをラッチクロック信号の立ち上がりでラッチす
る。更に、そのパラレルデータは、読出しクロック信号
に同期したラッチ動作を行なうD−FF243を介して
ユーザシステム用パラレルデータとして取り出される。
ルデータをラッチクロック信号の立ち上がりでラッチす
る。更に、そのパラレルデータは、読出しクロック信号
に同期したラッチ動作を行なうD−FF243を介して
ユーザシステム用パラレルデータとして取り出される。
j イミング 四の
次に、RAM211へのデータの書込み動作タイミング
と、D−FF241におけるデータのラッチ(読込み)
タイミングが重複したときの動作を説明する。
と、D−FF241におけるデータのラッチ(読込み)
タイミングが重複したときの動作を説明する。
RAM211へのデータの書込み動作は上述の「(i)
通常動作」と同様にして行ない、D−FF241におけ
るラッチタイミングが重なった場合は、D−FF241
のタイミングをずらすようにする。
通常動作」と同様にして行ない、D−FF241におけ
るラッチタイミングが重なった場合は、D−FF241
のタイミングをずらすようにする。
先ず、書込予知信号(アドレス切換信号)と続出予知信
号(微分回路251から出力される微分信号)とがアン
ドゲート261に入力され、アンドゲート261では論
理積を求めて結果をD−FF265に出力する。尚、ア
ドレス切換信号はD−FF223で1段シフトしてライ
トイネーブル信号としてRAM211に入力され、微分
信号はD−FF253で1段シフトしてセレクタ255
を介してラッチクロック信号としてD−FF241に入
力されるので、それぞれを予知信号として使用する。
号(微分回路251から出力される微分信号)とがアン
ドゲート261に入力され、アンドゲート261では論
理積を求めて結果をD−FF265に出力する。尚、ア
ドレス切換信号はD−FF223で1段シフトしてライ
トイネーブル信号としてRAM211に入力され、微分
信号はD−FF253で1段シフトしてセレクタ255
を介してラッチクロック信号としてD−FF241に入
力されるので、それぞれを予知信号として使用する。
D−FF263の入力端子りには微分回路251からの
微分信号が、D−FF263のクロック端子CKには書
込みクロック信号が入力れさるので、D−FF263で
は微分信号を半クロツク分シフトした混触信号ラフチク
ロック信号を作成して、D−FF265のクロック端子
CKに供給する。
微分信号が、D−FF263のクロック端子CKには書
込みクロック信号が入力れさるので、D−FF263で
は微分信号を半クロツク分シフトした混触信号ラフチク
ロック信号を作成して、D−FF265のクロック端子
CKに供給する。
D−FF265では、アンドゲート261の出力を混触
信号ラッチクロック信号の立ち上がりでラッチして、セ
レクタ255の制御端子に供給する。セレクタ255で
は、D−FF265からの書込/読出混触信号が入力さ
れると、D−FF271からの出力を選択してラッチク
ロック信号としてD−FF241に供給する。D−FF
271からは、D−FF253の出力を1段シフトした
信号が出力されるので、セレクタ255から出力される
ラッチクロック信号は、RAM211に入力されるライ
トイネーブル信号と1クロック分(書込みクロック信号
の1クロック分)ずれた信号となる。
信号ラッチクロック信号の立ち上がりでラッチして、セ
レクタ255の制御端子に供給する。セレクタ255で
は、D−FF265からの書込/読出混触信号が入力さ
れると、D−FF271からの出力を選択してラッチク
ロック信号としてD−FF241に供給する。D−FF
271からは、D−FF253の出力を1段シフトした
信号が出力されるので、セレクタ255から出力される
ラッチクロック信号は、RAM211に入力されるライ
トイネーブル信号と1クロック分(書込みクロック信号
の1クロック分)ずれた信号となる。
更に、D−FF243を介すことにより、読出しクロッ
ク信号に同期したユーザシステム用パラレルデータを得
る。
ク信号に同期したユーザシステム用パラレルデータを得
る。
■ のまとめ
このように、書込みクロック信号の6サイクル毎に対応
するアドレス切換信号に同期して、RAM211へのデ
ータの書込みを行ない、データ書込み動作時以外はRA
M211からのデータの出力(読出し)を行なう。
するアドレス切換信号に同期して、RAM211へのデ
ータの書込みを行ない、データ書込み動作時以外はRA
M211からのデータの出力(読出し)を行なう。
D−FF241は、ラッチクロック信号(読出しクロッ
ク信号を微分した信号なので周期が等しい)に同期して
、RAM211から出力されたデータをラッチし、更に
、D−FF243を介してユーザシステム用パラレルデ
ータを得る。
ク信号を微分した信号なので周期が等しい)に同期して
、RAM211から出力されたデータをラッチし、更に
、D−FF243を介してユーザシステム用パラレルデ
ータを得る。
RAM211へのデータの書込みとD−FF241での
RAM211のデータのラッチのタイミングが重なると
きは、D−FF265から出力される書込/読出混触信
号に応じて、続出しクロック信号の1クロック分ずらし
たラッチクロック信号をD−FF241に入力して、D
−FF241におけるラッチのタイミングをずらす。
RAM211のデータのラッチのタイミングが重なると
きは、D−FF265から出力される書込/読出混触信
号に応じて、続出しクロック信号の1クロック分ずらし
たラッチクロック信号をD−FF241に入力して、D
−FF241におけるラッチのタイミングをずらす。
このように、非同期のクロック信号(書込みクロック信
号、読出しクロック信号)に同期した動作のタイミング
が重なったときに、データ読出し動作のタイミングをず
らすことにより、一般に汎用されているRAM211を
使用した速度変換を実現することが可能となるので、速
度変換回路を小型化することができる。
号、読出しクロック信号)に同期した動作のタイミング
が重なったときに、データ読出し動作のタイミングをず
らすことにより、一般に汎用されているRAM211を
使用した速度変換を実現することが可能となるので、速
度変換回路を小型化することができる。
特に、最近では、LSI技術の発達に伴ってメモリ内蔵
のLSIを作成することも容易になり、実施例の非同期
式速度変換回路を1チツプのLSIで実現することも可
能である。また、そのときに、外付けのESメモリが不
要になり、回路の実装面積も小さくなる。
のLSIを作成することも容易になり、実施例の非同期
式速度変換回路を1チツプのLSIで実現することも可
能である。また、そのときに、外付けのESメモリが不
要になり、回路の実装面積も小さくなる。
■ 日 の ・ ノ U
なお、上述した本発明の実施例にあっては、入力端子と
出力端子を別々に備えたRAM211を考えたが、入力
端子と出力端子が共通(通常このタイプが多い)のRA
Mを用いてもよい。この場合は、入出力線上でデータの
衝突が生じないような制御部分(例えばトライステート
バッファで構成する)が必要になる。
出力端子を別々に備えたRAM211を考えたが、入力
端子と出力端子が共通(通常このタイプが多い)のRA
Mを用いてもよい。この場合は、入出力線上でデータの
衝突が生じないような制御部分(例えばトライステート
バッファで構成する)が必要になる。
また、rl、実施例と第1図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。
上述したように、本発明によれば、書込み信号に同期し
て入力データをRAMに書き込むと共に、RAMへのデ
ータ書込み動作とタイミングが重ならないように、RA
Mからデータを読み出して読出し制御信号に同期した出
力データを得ることにより、速度変換回路が小型化でき
るので、実用的には極めて有用である。
て入力データをRAMに書き込むと共に、RAMへのデ
ータ書込み動作とタイミングが重ならないように、RA
Mからデータを読み出して読出し制御信号に同期した出
力データを得ることにより、速度変換回路が小型化でき
るので、実用的には極めて有用である。
第1図は本発明の非同期式速度変換回路の原理ブロック
図、 第2図は本発明の一実施例による非同期式速度変換回路
の構成ブロック図、 第3図は実施例の非同期式速度変換回路の動作タイミン
グ図である。 図において、 111はRAM。 121はアドレス供給手段、 131は書込み手段、 141は読出し手段、 151は読出し制御手段、 211はRAM。 221.255はセレクタ、 223.241,243,253,261,263.2
65.271はD−FF。 231はシフトレジスタ、 251は微分回路、 261はアンドゲートである。
図、 第2図は本発明の一実施例による非同期式速度変換回路
の構成ブロック図、 第3図は実施例の非同期式速度変換回路の動作タイミン
グ図である。 図において、 111はRAM。 121はアドレス供給手段、 131は書込み手段、 141は読出し手段、 151は読出し制御手段、 211はRAM。 221.255はセレクタ、 223.241,243,253,261,263.2
65.271はD−FF。 231はシフトレジスタ、 251は微分回路、 261はアンドゲートである。
Claims (1)
- 【特許請求の範囲】 書込み信号に応じたデータの入出力動作を行なうRAM
(111)と、 前記書込み信号に同期して、データを書き込むための書
込みアドレスを前記RAM(111)に供給すると共に
、前記書込みアドレスの供給動作の合間に、データを読
み出すための読出しアドレスを前記RAM(111)に
供給するアドレス供給手段(121)と、 導入された入力データを前記RAM(111)に供給し
て書き込む書込み手段(131)と、読出し信号と前記
書込み信号とが導入され、前記RAM(111)へのデ
ータ書込み動作とタイミングが重ならないように、前記
読出し信号と周期の等しい読出し制御信号を出力する読
出し制御手段(151)と、 前記RAM(111)から出力されるデータが導入され
、前記読出し制御信号に同期した出力データを得る読出
し手段(141)と、 を備えるように構成したことを特徴とする非同期式速度
変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322591A JPH01162925A (ja) | 1987-12-18 | 1987-12-18 | 非同期式速度変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322591A JPH01162925A (ja) | 1987-12-18 | 1987-12-18 | 非同期式速度変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01162925A true JPH01162925A (ja) | 1989-06-27 |
Family
ID=18145411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62322591A Pending JPH01162925A (ja) | 1987-12-18 | 1987-12-18 | 非同期式速度変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01162925A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04315234A (ja) * | 1991-04-15 | 1992-11-06 | Mitsubishi Electric Corp | メモリシステム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5768954A (en) * | 1980-10-17 | 1982-04-27 | Pioneer Electronic Corp | Memory controller |
-
1987
- 1987-12-18 JP JP62322591A patent/JPH01162925A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5768954A (en) * | 1980-10-17 | 1982-04-27 | Pioneer Electronic Corp | Memory controller |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04315234A (ja) * | 1991-04-15 | 1992-11-06 | Mitsubishi Electric Corp | メモリシステム |
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