JPS6123268A - Ｄｍａインタ−フエ−ス装置 - Google Patents
Ｄｍａインタ−フエ−ス装置Info
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- JPS6123268A JPS6123268A JP14406684A JP14406684A JPS6123268A JP S6123268 A JPS6123268 A JP S6123268A JP 14406684 A JP14406684 A JP 14406684A JP 14406684 A JP14406684 A JP 14406684A JP S6123268 A JPS6123268 A JP S6123268A
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- bus
- transfer
- controller
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、ＤＭＡコントローラを中心゛に構成される
ＤＭＡインターフェース装置に関する。
ＤＭＡインターフェース装置に関する。
（発明の背景）
一般に、マイクロコンピュータシステムは、マイクロプ
ロセッサ（ＭＰＵ）、ＲＯＭ″およびＲＡＭを接続する
システムバスにＩ１０コントローラを接続したものを基
本構成とし、ｌ１０−：ｌントローラに各種の入出力￥
１置や端末装置を接続することによって、一定のデータ
処理やプロセス制御を実現するために構築されるもので
ある。
ロセッサ（ＭＰＵ）、ＲＯＭ″およびＲＡＭを接続する
システムバスにＩ１０コントローラを接続したものを基
本構成とし、ｌ１０−：ｌントローラに各種の入出力￥
１置や端末装置を接続することによって、一定のデータ
処理やプロセス制御を実現するために構築されるもので
ある。
すなわち、ＲＯＭにはＭＰＵの動作を規定するシステム
プログラムが格納され、ＲＡＭには当該システムの開発
を行なう利用者が作成するユーザプログラムが格納され
、システムプログラムに従って動作するＭＰＵがこのユ
ーザプログラムを実行処理することにより、利用者が意
図する一定のデータ処理あるいはプロセス制御が実現さ
れる。
プログラムが格納され、ＲＡＭには当該システムの開発
を行なう利用者が作成するユーザプログラムが格納され
、システムプログラムに従って動作するＭＰＵがこのユ
ーザプログラムを実行処理することにより、利用者が意
図する一定のデータ処理あるいはプロセス制御が実現さ
れる。
このようなマイクロコンピュータシステムにおいては、
外部記憶装置が入出力装置や端末装置と同様にインター
フェース装置を介してシステムバスに接続されることが
往々にしである。
外部記憶装置が入出力装置や端末装置と同様にインター
フェース装置を介してシステムバスに接続されることが
往々にしである。
外部記憶装置には、転送速度が大ぎいしのく例えばドラ
ムやダブルデンシティのフロッピーなど）と、転送速度
が小さいものく例えばシングルデンシティのフロッピー
）があり、転送速度の小さい外部記憶装置とのデータ転
送はプログラム転送によって行ない、転送速度の大きい
外部記憶装置とのデータ転送はＤＭＡ転送によって行な
うようにし、ＤＭＡ転送を制御するインターフェース装
置はＤＭＡコントローラを中心に構成されることは周知
の通りである。
ムやダブルデンシティのフロッピーなど）と、転送速度
が小さいものく例えばシングルデンシティのフロッピー
）があり、転送速度の小さい外部記憶装置とのデータ転
送はプログラム転送によって行ない、転送速度の大きい
外部記憶装置とのデータ転送はＤＭＡ転送によって行な
うようにし、ＤＭＡ転送を制御するインターフェース装
置はＤＭＡコントローラを中心に構成されることは周知
の通りである。
ところで、従来ＤＭＡ転送を実現する場合には、マイク
ロコンピュータシステムのＭＰＵには、例えばモトロー
ラ社の６８０９のように、ＤＭＡ転送時には動作を停止
するＨＡＬＴ機能を有するものが必要であった。
ロコンピュータシステムのＭＰＵには、例えばモトロー
ラ社の６８０９のように、ＤＭＡ転送時には動作を停止
するＨＡＬＴ機能を有するものが必要であった。
つまり、従来のマイクロコンピュータシステムにおいて
は、ＤＭＡ転送時には、システムバスに接続される入出
力ｉ置や端末装置も一時停止させるようにしていた。
は、ＤＭＡ転送時には、システムバスに接続される入出
力ｉ置や端末装置も一時停止させるようにしていた。
ところが、マイクロコンピュータシステムによって実現
されるデータ処理やプロセス制御によっては、ＤＭＡ転
送によってＭＰＵが停止したのでは、処理速度等の面で
支障を来たすことがある。
されるデータ処理やプロセス制御によっては、ＤＭＡ転
送によってＭＰＵが停止したのでは、処理速度等の面で
支障を来たすことがある。
また、ＨＡＬＩＩＩ！能のないＭＰＵを中心としてシス
テムを構築していたところ、これにドラム等の高速転送
を要する外部記憶装置を接続し、システムの機能アップ
を図ろうとする場合には、ハードウェアやソフトウェア
の大幅な変更が必要となる。
テムを構築していたところ、これにドラム等の高速転送
を要する外部記憶装置を接続し、システムの機能アップ
を図ろうとする場合には、ハードウェアやソフトウェア
の大幅な変更が必要となる。
（発明の目的）
この発明は、メインのマイクロコンピュータシステムの
ＭＰＵを停止させることなく高速転送を要する外部記憶
装置のＤＭＡ転送を可能とすることを目的とする。
ＭＰＵを停止させることなく高速転送を要する外部記憶
装置のＤＭＡ転送を可能とすることを目的とする。
（発明の構成と効果）
上記目的を達成するために、この発明は、ＤＭＡコント
ローラを中心に構成され、高速転狐を要する外部記憶装
置とマイクロプロセッサを主体とするメインのマイクロ
コンピュータシステム間のＤＭＡ転送を制御するＤＭＡ
インターフェース装置であって：このＤＭＡインターフ
ェース装置は、前記マイクロプロセッサと前記ＤＭＡコ
ントローラ間のバスラインに介挿されたバスバッファと
；前記ＤＭＡコン１〜〇−ラが発生するＤＭＡ要求信号
に応答してＤＭＡ許可信号を発生し、これを該ＤＭＡコ
ント０−ラに入力するタイミング回路と；前記タイミン
グ回路の出力に応答して前記バスバッファを作動させ、
前記マイクロプロセッサ側のバスラインとＤＭＡコント
ローラから前記外部記憶装置に至るバスラインとを接離
させるバスバッファ制御回路とを備えていることを特徴
とする。
ローラを中心に構成され、高速転狐を要する外部記憶装
置とマイクロプロセッサを主体とするメインのマイクロ
コンピュータシステム間のＤＭＡ転送を制御するＤＭＡ
インターフェース装置であって：このＤＭＡインターフ
ェース装置は、前記マイクロプロセッサと前記ＤＭＡコ
ントローラ間のバスラインに介挿されたバスバッファと
；前記ＤＭＡコン１〜〇−ラが発生するＤＭＡ要求信号
に応答してＤＭＡ許可信号を発生し、これを該ＤＭＡコ
ント０−ラに入力するタイミング回路と；前記タイミン
グ回路の出力に応答して前記バスバッファを作動させ、
前記マイクロプロセッサ側のバスラインとＤＭＡコント
ローラから前記外部記憶装置に至るバスラインとを接離
させるバスバッファ制御回路とを備えていることを特徴
とする。
この構成によれば、ＤＭＡ転送時には、ＤＭＡコントロ
ーラから外部記憶装置に至るバスラインがメインのマイ
クロコンピュータシステムのＭＰＵ側のバスラインと切
り離されるので、ＭＰＵを停止させることなく外部記憶
装置のＤＭＡ転送を可能にする。
ーラから外部記憶装置に至るバスラインがメインのマイ
クロコンピュータシステムのＭＰＵ側のバスラインと切
り離されるので、ＭＰＵを停止させることなく外部記憶
装置のＤＭＡ転送を可能にする。
つまり、メインのマイクロコンピュータシステム側では
・、ＤＭＡ転送処理と並行してシステムとしての動作を
行なうことになり、処理速度等の面で問題を生ずるよう
なこともなく、システムとしてのコストバフオーＹンス
が一段と向上する。
・、ＤＭＡ転送処理と並行してシステムとしての動作を
行なうことになり、処理速度等の面で問題を生ずるよう
なこともなく、システムとしてのコストバフオーＹンス
が一段と向上する。
また、メインのマイクロコンピュータシステムの中心を
なすマイクロプロセッサは、いわゆるＨＡＬＴＩｉ能の
ないマイクロプロセッサを用いたものであっても、ハー
ドウェアやソフトウェアを変更することなく高速転送を
要する外部記憶装置の接続が簡単に行なえ、システムの
機能アップが容易に図れるという優れた効果も得られる
。
なすマイクロプロセッサは、いわゆるＨＡＬＴＩｉ能の
ないマイクロプロセッサを用いたものであっても、ハー
ドウェアやソフトウェアを変更することなく高速転送を
要する外部記憶装置の接続が簡単に行なえ、システムの
機能アップが容易に図れるという優れた効果も得られる
。
（実施例の説明）
第１図はこの発明を適用したマイクロコンピュータシス
テムを示す。
テムを示す。
このマイクロコンピュータシステムは、マイクロプロセ
ッサ（ＭＰＵ）１を中心に構成され、ＭＰＵ１の動作を
規定するシステムプログラムが格納されるＲＯＭ （＃
１．．＃２＞２ａ 、２ｂと、ＭＰＵ１がシステムプロ
グラムに従って動作する際にワーキングメモリとして利
用されるとともに、ユーザプログラムが格納されるＲＡ
Ｍ３と、これらを接続するシステムバス４に接続される
Ｉ１０コントローラ５を基本的に有するもので、Ｉ１０
コントローラ５には入出力装置や端末装置が接続される
。
ッサ（ＭＰＵ）１を中心に構成され、ＭＰＵ１の動作を
規定するシステムプログラムが格納されるＲＯＭ （＃
１．．＃２＞２ａ 、２ｂと、ＭＰＵ１がシステムプロ
グラムに従って動作する際にワーキングメモリとして利
用されるとともに、ユーザプログラムが格納されるＲＡ
Ｍ３と、これらを接続するシステムバス４に接続される
Ｉ１０コントローラ５を基本的に有するもので、Ｉ１０
コントローラ５には入出力装置や端末装置が接続される
。
ＭＰＵ１はモトローラ社の６８０９のＪ：うにＨＡＬＴ
Ｉ能を有するものでも良いし、またＨ Ａ Ｉ−１機能
のないものであっても良い。
Ｉ能を有するものでも良いし、またＨ Ａ Ｉ−１機能
のないものであっても良い。
Ｉ１０コントローラの数は入出力装置やデータ端末′の
数に応じて複数台段けられることは良く知られている通
りである。
数に応じて複数台段けられることは良く知られている通
りである。
この実施例においては、このようなマイクロコンピュー
タシステムに外部記憶装置としてのフロッピーディスク
装置６を接続する構成を説明する。
タシステムに外部記憶装置としてのフロッピーディスク
装置６を接続する構成を説明する。
フロッピーディスク装置６をメインシステムのシステム
バス４に接続するフロッピーディスクインターフェース
装置７は、ＤＭＡコントローラ（ＤＭＡＣ）、、７１と
、フロッピーディスクコントローラ（ＦＤＣ）７２とを
中心に構成され、ＤＭＡＣ７１，ＦＤＣ７２およびＲＡ
Ｍ７３を接続するバスライン７４とメインシステムのシ
ステムバス４との接離動作を行なうバスバッファ７５と
、ＤＭＡＣ７，１がＤＭＡ転送を制御するのに必要な信
号を発生ずるタイミング回路７６と、バスバッファ７５
を制御するバスバッファ制御回路７７を基本的に有し、
操作パネル７８にはＭＰＬｌｌにＤＭＡスタート信号を
入力Ｊ゛るためのスタートボタン７８ａが設【ノられて
いる。
バス４に接続するフロッピーディスクインターフェース
装置７は、ＤＭＡコントローラ（ＤＭＡＣ）、、７１と
、フロッピーディスクコントローラ（ＦＤＣ）７２とを
中心に構成され、ＤＭＡＣ７１，ＦＤＣ７２およびＲＡ
Ｍ７３を接続するバスライン７４とメインシステムのシ
ステムバス４との接離動作を行なうバスバッファ７５と
、ＤＭＡＣ７，１がＤＭＡ転送を制御するのに必要な信
号を発生ずるタイミング回路７６と、バスバッファ７５
を制御するバスバッファ制御回路７７を基本的に有し、
操作パネル７８にはＭＰＬｌｌにＤＭＡスタート信号を
入力Ｊ゛るためのスタートボタン７８ａが設【ノられて
いる。
前記ＲＯＭ２ａにはマイクロコンピュータシステムとし
ての動作を実現するためのシステムプログラムが格納さ
れており、ＲＯＭ２ｂにはＤＭＡＣ７１にＤＭＡ動作を
行なわせるためのシステムプログラムが格納され、スタ
ートボタン７８ａが操作されると、ＤＭＡスタート信号
がＭＰｔＪｌにセンスされ、これによってＲＯＭ２ａか
らＲＯＭ２ｂに切替えられ、バスバッファ７５を介して
ＭＰＵ１とＲＡＭ７３間でのデータ転送が行なわれる。
ての動作を実現するためのシステムプログラムが格納さ
れており、ＲＯＭ２ｂにはＤＭＡＣ７１にＤＭＡ動作を
行なわせるためのシステムプログラムが格納され、スタ
ートボタン７８ａが操作されると、ＤＭＡスタート信号
がＭＰｔＪｌにセンスされ、これによってＲＯＭ２ａか
らＲＯＭ２ｂに切替えられ、バスバッファ７５を介して
ＭＰＵ１とＲＡＭ７３間でのデータ転送が行なわれる。
そして、ＭＦ）ＬｌｌとＲＡＭ７３間のデータ転送が終
了すると、ＭＰＵＩはＲＯＭ２ｂ ＠ＲＯＭ２ａに切替
える動作を行ない、ＲＯＭ２ａに格納されるシステムプ
・ログラムに従って通常のシステム動作を続行する。
了すると、ＭＰＵＩはＲＯＭ２ｂ ＠ＲＯＭ２ａに切替
える動作を行ない、ＲＯＭ２ａに格納されるシステムプ
・ログラムに従って通常のシステム動作を続行する。
次いで、フロッピーディスク装置６側において、フロッ
ピーのヘッドが目的のアドレスにレットされると、ＦＤ
Ｃ７２はＶＦＯ発振回路８から入力されるＲＤＡＴＡお
よび各種のＷＩＮ’ＤＯＷ信号を受けて、ＤＭＡＣ７１
にＤＭＡ要求（ＤＲＱｌ＞を出力する。
ピーのヘッドが目的のアドレスにレットされると、ＦＤ
Ｃ７２はＶＦＯ発振回路８から入力されるＲＤＡＴＡお
よび各種のＷＩＮ’ＤＯＷ信号を受けて、ＤＭＡＣ７１
にＤＭＡ要求（ＤＲＱｌ＞を出力する。
ＤＭＡＣ７１は、ＤＲ，Ｑ’ｌを受けて、ＤＲＱ２をタ
イミング回路７６に出力する。
イミング回路７６に出力する。
タイミング回路７６にはＭＰ’ｔＪ１からクロックφが
入力されており、このクロックφに基づいて所定時間計
一時し、バスバッファ制御回路７７に制御信号ｋを出力
するとともに、ＤＭＡＣ７１にり、 ＭＡ許可信号（
’ Ｇ、、ＲＮ Ｔ’ ）を出力する。
入力されており、このクロックφに基づいて所定時間計
一時し、バスバッファ制御回路７７に制御信号ｋを出力
するとともに、ＤＭＡＣ７１にり、 ＭＡ許可信号（
’ Ｇ、、ＲＮ Ｔ’ ）を出力する。
バスバッファ制御回路７７は、’ＭＰＬＪＩからクロッ
クφが入力されており、このクロックφと制御信号にと
によって所定時間バスバッファ７５を作動させ、−シス
テムバス４とバスライン７４を切り＠す。
クφが入力されており、このクロックφと制御信号にと
によって所定時間バスバッファ７５を作動させ、−シス
テムバス４とバスライン７４を切り＠す。
ＤＭＡＣ７１は、タイミング回路７６からのＧＲＮＴを
受けて、バスライン７４を介してＲＡＭ７３とＦＤＣ７
２間のデータ転送を制御する。
受けて、バスライン７４を介してＲＡＭ７３とＦＤＣ７
２間のデータ転送を制御する。
このデータ転送が終了すると、ＤＭＡＣ７１からＤＭＡ
終了信号（ＤＭＡ終了１）がＦＤＣ７２に出力されるの
で、ＦＤＣ７２はＭＰｔＪｌに対してＤＭＡ終了割込（
ＤＭＡ終了２）を出力する。
終了信号（ＤＭＡ終了１）がＦＤＣ７２に出力されるの
で、ＦＤＣ７２はＭＰｔＪｌに対してＤＭＡ終了割込（
ＤＭＡ終了２）を出力する。
ＭＰＵ１はＤＭＡ終了２の割込入力を受けて、次にＤＭ
Ａ転送をずべきデータの用意等適宜な処理に移行する。
Ａ転送をずべきデータの用意等適宜な処理に移行する。
このように動作するフロッピーディスクインターフェー
ス装置７は、具体的には第２図に示すように構成される
。第３図には要部のタイムチャートが示されており、こ
のタイムチャートを参照しながら説明する。なお、この
実施例では、ＤＭＡＣ７１はモトローラ社の６８８４４
を用い、ＦＤ０．７２は日本電気社のμＰＤ７６５Ａを
用いている。
ス装置７は、具体的には第２図に示すように構成される
。第３図には要部のタイムチャートが示されており、こ
のタイムチャートを参照しながら説明する。なお、この
実施例では、ＤＭＡＣ７１はモトローラ社の６８８４４
を用い、ＦＤ０．７２は日本電気社のμＰＤ７６５Ａを
用いている。
ＦＤＣ７２が発生するＤＲＱｌはクロックφの立ち上が
りでＦＦＩにセットされ、ＦＦ１のＱ出力はＡＮＤゲー
トＧ１に入力される。
りでＦＦＩにセットされ、ＦＦ１のＱ出力はＡＮＤゲー
トＧ１に入力される。
ＤＭＡＣ７１では通常ＳＴＢをＨレベルにしており、こ
れがＡＮＤゲートＧ１に入力されているので、ＤＭＡＣ
７１にはＤＲＱ’ｌが−ｒ ＲＱとして入力される。Ｔ
ＲＱが入力されると、ＤＲＱ２をＬレベルにする。この
ＤＲＱ２の′Ｈ″→１１１− Ｉ＋のレベル変化がタイ
ミング回路７６でセンスされる。
れがＡＮＤゲートＧ１に入力されているので、ＤＭＡＣ
７１にはＤＲＱ’ｌが−ｒ ＲＱとして入力される。Ｔ
ＲＱが入力されると、ＤＲＱ２をＬレベルにする。この
ＤＲＱ２の′Ｈ″→１１１− Ｉ＋のレベル変化がタイ
ミング回路７６でセンスされる。
タイミング回路７６は２つの７リツプフロツプＦＦ２．
Ｆ’Ｆ３を縦属接続したもので、ともにり０ツクφの立
ち上がりで動作する。ＦＦ２にクロックφの立ち上がり
でＤＲＱ２の信号変化が取込まれ、これが同じくクロッ
クφでもってＦＦ３に転送され、ＦＦ３の出ノ］がＤＭ
ＡＣ７１へのＤＭＡ許可信号（ＧＲＮＴ）として入力さ
れる。
Ｆ’Ｆ３を縦属接続したもので、ともにり０ツクφの立
ち上がりで動作する。ＦＦ２にクロックφの立ち上がり
でＤＲＱ２の信号変化が取込まれ、これが同じくクロッ
クφでもってＦＦ３に転送され、ＦＦ３の出ノ］がＤＭ
ＡＣ７１へのＤＭＡ許可信号（ＧＲＮＴ）として入力さ
れる。
ＤＭＡＣ７１にＧＲＮＴが入力されると、ＤＭＡＣ７１
はＳＴＢをＬレベルに変化させ、これがＦＤＣ７２から
のＤＲＱｌに対する応答信号となる（・ＤＡＣＫ）。
はＳＴＢをＬレベルに変化させ、これがＦＤＣ７２から
のＤＲＱｌに対する応答信号となる（・ＤＡＣＫ）。
この５ＴＢｔｆｉＬレベルである期間がＤＭＡ転送の期
間に対応し、ＤＭＡ転送が終了すると、ＤＭＡＥＮＤが
インバータＧ２を介してＦＤＣ７２のＴＣ入力になって
いる。
間に対応し、ＤＭＡ転送が終了すると、ＤＭＡＥＮＤが
インバータＧ２を介してＦＤＣ７２のＴＣ入力になって
いる。
ＦＤＣ７２ではＴＯ大入力受けてＩＲＱを発生させ、こ
れがＭＰＵ１の鯖込ボート（Ｉ ＮＴ）に入力される。
れがＭＰＵ１の鯖込ボート（Ｉ ＮＴ）に入力される。
第１図に示したＦＣＣ７２は、このことを前提としてい
る。
る。
バスバッフーア制御回路７７は、タイミング回路７６の
ＦＦ２とＦＦ３のＱ出力がそれぞれ入力されるＮＯＲゲ
ートＧ３と、インバータＧ４を介して入力されるりＯツ
クφの立ち下がりでＮＯＲゲートＧ３の出力を取込むＦ
、Ｆ４と、ＦＦ４のＱ出力を受けてバスバッファ７５ａ
、７５ｂ 、７５ｃをそれぞれ制御づ′る信号ＹＡ、
ＹＲ，ＹＷをそれぞれ出力するインバータＧ５およびＮ
ＡＮＤグー）−Ｇ６．Ｃ７とで構成される。そして、Ｎ
ＡＮＤゲートＧ６にはＭＰＬ、１１よりの制御信号（Ｒ
／Ｗ）が入力され、またＮＡＮＯゲートＧ７には制御信
号（Ｒ／Ｗ ）がインバータＧ８を介して入力されてい
る。
ＦＦ２とＦＦ３のＱ出力がそれぞれ入力されるＮＯＲゲ
ートＧ３と、インバータＧ４を介して入力されるりＯツ
クφの立ち下がりでＮＯＲゲートＧ３の出力を取込むＦ
、Ｆ４と、ＦＦ４のＱ出力を受けてバスバッファ７５ａ
、７５ｂ 、７５ｃをそれぞれ制御づ′る信号ＹＡ、
ＹＲ，ＹＷをそれぞれ出力するインバータＧ５およびＮ
ＡＮＤグー）−Ｇ６．Ｃ７とで構成される。そして、Ｎ
ＡＮＤゲートＧ６にはＭＰＬ、１１よりの制御信号（Ｒ
／Ｗ）が入力され、またＮＡＮＯゲートＧ７には制御信
号（Ｒ／Ｗ ）がインバータＧ８を介して入力されてい
る。
このバスバッファ制御回路７７は、ＤＭＡＣ７１がＤＲ
Ｑ２を発生してからＤＭＡ Ｅ Ｎ Ｄを発生するまで
の期間、ＭＰＵ１の制御信号（Ｒ／Ｗ＞に従って、バス
バッファ７５’ａ、７５ｂおよび７５’ｃのゲート制御
を行なう。
Ｑ２を発生してからＤＭＡ Ｅ Ｎ Ｄを発生するまで
の期間、ＭＰＵ１の制御信号（Ｒ／Ｗ＞に従って、バス
バッファ７５’ａ、７５ｂおよび７５’ｃのゲート制御
を行なう。
ＭＰＵ １のアドレスバス（Ａａ〜△１５）と鉢部信号
（Ｒ／Ｗ ）はバスバッファ７５ａを介して、またデー
タバス（Ｄａ”＝０７）はバスバッファ７５ｂ、’７５
Ｃを介してそれぞれＤＭＡＣ７１とＦＤＣ７２にそれぞ
れ接続され、またアドレスバスとデータバスはＲＡＭ７
３にも接続されている。
（Ｒ／Ｗ ）はバスバッファ７５ａを介して、またデー
タバス（Ｄａ”＝０７）はバスバッファ７５ｂ、’７５
Ｃを介してそれぞれＤＭＡＣ７１とＦＤＣ７２にそれぞ
れ接続され、またアドレスバスとデータバスはＲＡＭ７
３にも接続されている。
そして、良く知られているように、ＤＭＡＣ７１は、Ｄ
ＭＡ転送をｔ制御しない場合には、つまりバスバッフ１
７５ａがインバータＧ５によってゲートｌ制御されてい
ない場合には、ＭＰｔＪｌよりの制御信＠ （Ｒ／Ｗ）
を受けて動作するが、ＤＭＡ転送を制御している場合に
は、ＤＭ−ＡＣ７１自身が制御信号（Ｒ／Ｗ＞を発生し
、これによってＲＡＭ７３とＦＤＣ７２間のデータ転送
を制御する。
ＭＡ転送をｔ制御しない場合には、つまりバスバッフ１
７５ａがインバータＧ５によってゲートｌ制御されてい
ない場合には、ＭＰｔＪｌよりの制御信＠ （Ｒ／Ｗ）
を受けて動作するが、ＤＭＡ転送を制御している場合に
は、ＤＭ−ＡＣ７１自身が制御信号（Ｒ／Ｗ＞を発生し
、これによってＲＡＭ７３とＦＤＣ７２間のデータ転送
を制御する。
すなわち、ＦＣＣ７２には切替回路７９からリード（Ｒ
Ｄ）サイクルと書込み（ＷＲＩＴＥ）サイクルとが切替
えて入力されるが、切替回路７９にはＭＰＵ１よりの制
御信号（Ｒ／Ｗ）とＤＭＡＣ７１よりの制御信号（Ｒ／
Ｗ）とがそれぞれ入力されておら、何れの制御信号を有
効とするかはＳ １’ Ｂの状態によって決定される。
Ｄ）サイクルと書込み（ＷＲＩＴＥ）サイクルとが切替
えて入力されるが、切替回路７９にはＭＰＵ１よりの制
御信号（Ｒ／Ｗ）とＤＭＡＣ７１よりの制御信号（Ｒ／
Ｗ）とがそれぞれ入力されておら、何れの制御信号を有
効とするかはＳ １’ Ｂの状態によって決定される。
具体的には、ＤＭＡＣ７１がＤＭＡ転送をしない場合に
は、ＳＴＢがＨレベルになっているので、切替−回路７
９ではＭＰＵ１からの制御信号（Ｒ／Ｗ）を有効とし、
またＤＭＡＣ７１がＤＭＡ転送を制御している場合には
、ＳＴＢがＬレベルに変化するので、切替回路７９はこ
れを受けてＤＭＡＣ７１からの制御信号（−Ｒ／Ｗ）を
有効とするのである。
は、ＳＴＢがＨレベルになっているので、切替−回路７
９ではＭＰＵ１からの制御信号（Ｒ／Ｗ）を有効とし、
またＤＭＡＣ７１がＤＭＡ転送を制御している場合には
、ＳＴＢがＬレベルに変化するので、切替回路７９はこ
れを受けてＤＭＡＣ７１からの制御信号（−Ｒ／Ｗ）を
有効とするのである。
また、ＤＭＡ転送の具体的な内容およびＦＤＣ７２とフ
ロッピーディスク装置６間のデータ授受は周知であるの
でその説明を省略する。
ロッピーディスク装置６間のデータ授受は周知であるの
でその説明を省略する。
なお、上記実施例では、フロッピ−ディスク装置のＤＭ
Ａ転送を制御するフロッピーディスクインターフェース
装置について説明したが、この発明はこれに限定される
ものではなく、例えばドラム等の高速転送を要する記憶
装置のＤＭＡ転送制御にも同様に適用できる。
Ａ転送を制御するフロッピーディスクインターフェース
装置について説明したが、この発明はこれに限定される
ものではなく、例えばドラム等の高速転送を要する記憶
装置のＤＭＡ転送制御にも同様に適用できる。
第１図はこの発明を適用したマイクロコンピュータシス
テムの構成を示すブロック図、第２図はフロッピーディ
スクインターフェースＶｔ置の詳細を示すブロック図、
第３図は上記フロッピーディスクインターフェース装置
の要部の動作を示ずタイムチャートである。 １・・・・・・マイクロプロセッナ（ＭＰＵ）２ａ・・
・マイクロコンピュータシステムとしての動作を実現す
るためのシステムプロ グラムが格納されるＲＯＭ ２ｂ・・・ＤＭＡ転送を実現するためのシステムプログ
ラムが格納されるＲＯＭ ３・・・・・・ワーキングメモリおよびユーザプログラ
ムが格納されるＲＡＭ ４・・・・・・システムバス ５・・・・・・入出力！Ｉ＋ｉ置や端末装置が接続され
る■０コンｌ−０−ラ ６・・・・・・フロッピーディスク装置７・・・・・・
フロッピーディスクインターフェース装置 ７１・・・・・・ＤＭＡコントローラ（ＤＭＡＣ）７２
・・・・・・フＯツビーデイスクコントローラ（ＦＣＣ
） ７３・・・・・・ＤＭＡ転送のためのデータが格納され
るＲＡＭ ７４・・・・・・バスライン ７５・・・・・・バスバッファ ７６・・・・・・タイミング回路 ７７・・・・・・バスバッファ制御回路７８ａ・・・ス
タートボタン Ｙ＾、ＹＲ，ＹＷ
テムの構成を示すブロック図、第２図はフロッピーディ
スクインターフェースＶｔ置の詳細を示すブロック図、
第３図は上記フロッピーディスクインターフェース装置
の要部の動作を示ずタイムチャートである。 １・・・・・・マイクロプロセッナ（ＭＰＵ）２ａ・・
・マイクロコンピュータシステムとしての動作を実現す
るためのシステムプロ グラムが格納されるＲＯＭ ２ｂ・・・ＤＭＡ転送を実現するためのシステムプログ
ラムが格納されるＲＯＭ ３・・・・・・ワーキングメモリおよびユーザプログラ
ムが格納されるＲＡＭ ４・・・・・・システムバス ５・・・・・・入出力！Ｉ＋ｉ置や端末装置が接続され
る■０コンｌ−０−ラ ６・・・・・・フロッピーディスク装置７・・・・・・
フロッピーディスクインターフェース装置 ７１・・・・・・ＤＭＡコントローラ（ＤＭＡＣ）７２
・・・・・・フＯツビーデイスクコントローラ（ＦＣＣ
） ７３・・・・・・ＤＭＡ転送のためのデータが格納され
るＲＡＭ ７４・・・・・・バスライン ７５・・・・・・バスバッファ ７６・・・・・・タイミング回路 ７７・・・・・・バスバッファ制御回路７８ａ・・・ス
タートボタン Ｙ＾、ＹＲ，ＹＷ
Claims (1)
- （１）ＤＭＡコントローラを中心に構成され、高速転送
を要する外部記憶装置とマイクロプロセッサを主体とす
るメインのマイクロコンピュータシステム間のＤＭＡ転
送を制御するＤＭＡインターフェース装置であって； このＤＭＡインターフェース装置は、 前記マイクロプロセッサと前記ＤＭＡコントローラ間の
バスラインに介挿されたバスバッファと；前記ＤＭＡコ
ントローラが発生するＤＭＡ要求信号に応答してＤＭＡ
許可信号を発生し、これを該ＤＭＡコントローラに入力
するタイミング回路と； 前記タイミング回路の出力に応答して前記バスバッファ
を作動させ、前記マイクロプロセッサ側のバスラインと
ＤＭＡコントローラから前記外部記憶装置に至るバスラ
インとを接離させるバスバッファ制御回路とを備えてい
ることを特徴とするＤＭＡインターフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14406684A JPS6123268A (ja) | 1984-07-11 | 1984-07-11 | Ｄｍａインタ−フエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14406684A JPS6123268A (ja) | 1984-07-11 | 1984-07-11 | Ｄｍａインタ−フエ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123268A true JPS6123268A (ja) | 1986-01-31 |
Family
ID=15353503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14406684A Pending JPS6123268A (ja) | 1984-07-11 | 1984-07-11 | Ｄｍａインタ−フエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148265A (ja) * | 1990-10-08 | 1992-05-21 | Fujitsu Ltd | データ処理装置 |
| WO2020263127A1 (ru) * | 2019-06-26 | 2020-12-30 | Акционерное общество "Высокотехнологический научно-исследовательский институт неорганических материалов имени академика А.А. Бочвара" | Способ получения вакуумноплотной фольги из бериллия |
-
1984
- 1984-07-11 JP JP14406684A patent/JPS6123268A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148265A (ja) * | 1990-10-08 | 1992-05-21 | Fujitsu Ltd | データ処理装置 |
| WO2020263127A1 (ru) * | 2019-06-26 | 2020-12-30 | Акционерное общество "Высокотехнологический научно-исследовательский институт неорганических материалов имени академика А.А. Бочвара" | Способ получения вакуумноплотной фольги из бериллия |
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