JPH05181793A - Ｓｃｓｉバス制御方法 - Google Patents
Ｓｃｓｉバス制御方法Info
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- JPH05181793A JPH05181793A JP34586691A JP34586691A JPH05181793A JP H05181793 A JPH05181793 A JP H05181793A JP 34586691 A JP34586691 A JP 34586691A JP 34586691 A JP34586691 A JP 34586691A JP H05181793 A JPH05181793 A JP H05181793A
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- Japan
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- scsi
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- memory
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Abstract
(57)【要約】
【目的】 ＳＣＳＩバスにより接続されるハードディス
クを制御するバス制御方法に関し、データフェーズのみ
のデータ転送を汎用ＬＳＩを通さずにバイパス的に制御
することを目的とする。 【構成】 ＣＣインタフェース部１とマイクロプロセッ
サ・ユニット２とダイレクト・メモリ・アクセス・コン
トローラ３とバッファ・メモリ４とリード・オンリィ・
メモリ５とランダム・アクセス・メモリ６とＳＣＳＩプ
ロトコル・コントローラ７とを有し、ハードディスク装
置８をＳＣＳＩバスにより接続制御するファイルメモリ
制御装置９において、該ＳＣＳＩプロトコル・コントロ
−ラ７とハードディスク装置８とを接続するＳＣＳＩバ
スにバイパス的にデータ転送制御装置10を設け、ＳＣＳ
Ｉプロトコルのうちの転送フェーズにおけるデータ転送
のみを、ＳＣＳＩプロトコル・コントローラ７の外部に
設けられたデータ転送制御装置10で制御するように構成
する。
クを制御するバス制御方法に関し、データフェーズのみ
のデータ転送を汎用ＬＳＩを通さずにバイパス的に制御
することを目的とする。 【構成】 ＣＣインタフェース部１とマイクロプロセッ
サ・ユニット２とダイレクト・メモリ・アクセス・コン
トローラ３とバッファ・メモリ４とリード・オンリィ・
メモリ５とランダム・アクセス・メモリ６とＳＣＳＩプ
ロトコル・コントローラ７とを有し、ハードディスク装
置８をＳＣＳＩバスにより接続制御するファイルメモリ
制御装置９において、該ＳＣＳＩプロトコル・コントロ
−ラ７とハードディスク装置８とを接続するＳＣＳＩバ
スにバイパス的にデータ転送制御装置10を設け、ＳＣＳ
Ｉプロトコルのうちの転送フェーズにおけるデータ転送
のみを、ＳＣＳＩプロトコル・コントローラ７の外部に
設けられたデータ転送制御装置10で制御するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＣＳＩバスにより接
続されるハードディスクを制御するバス制御方法に関す
る。ＳＣＳＩバス（スカジィバス）はハードディスク装
置や磁気テープ装置等との汎用インタフェースを有する
接続バスで、50芯の系列により８ビットのパラレルデー
タを転送することが出来る。ＳＣＳＩバスを使用した交
換機のシステム構成例を図４に示す。
続されるハードディスクを制御するバス制御方法に関す
る。ＳＣＳＩバス（スカジィバス）はハードディスク装
置や磁気テープ装置等との汎用インタフェースを有する
接続バスで、50芯の系列により８ビットのパラレルデー
タを転送することが出来る。ＳＣＳＩバスを使用した交
換機のシステム構成例を図４に示す。
【０００２】図４において、31は中央制御装置（Ｃ
Ｃ）、32は主記憶装置（ＭＭ）、33はチャネル制御装置
（ＣＨＣ）、34はファイルメモリ制御装置（ＦＭＣ）、
35はデータ端末制御装置（ＤＣＣ）、36はハードディス
ク装置（ＨＤ）、37はデータ端末装置（ＤＴ）を示す。
ファイルメモリ制御装置34とハードディスク装置36との
間には50芯のＳＣＳＩバス、データ端末制御装置35とデ
ータ端末装置37との間にはシリアルインタフェースバス
（ＳＩＦ）バスが使用されている。
Ｃ）、32は主記憶装置（ＭＭ）、33はチャネル制御装置
（ＣＨＣ）、34はファイルメモリ制御装置（ＦＭＣ）、
35はデータ端末制御装置（ＤＣＣ）、36はハードディス
ク装置（ＨＤ）、37はデータ端末装置（ＤＴ）を示す。
ファイルメモリ制御装置34とハードディスク装置36との
間には50芯のＳＣＳＩバス、データ端末制御装置35とデ
ータ端末装置37との間にはシリアルインタフェースバス
（ＳＩＦ）バスが使用されている。
【０００３】チャネル制御装置33はダイレクト・メモリ
・アクセス・コントローラ（ＤＭＡＣ）であり、ファイ
ルメモリ制御装置34とデータ端末制御装置35を経由し
て、ＳＣＳＩバスに接続されたファイルメモリ制御装置
34とハードディスク装置36とを制御して、中央制御装置
31よりのコマンドにより各装置を動作させ、主記憶装置
32との間でデータの入出力を行う。
・アクセス・コントローラ（ＤＭＡＣ）であり、ファイ
ルメモリ制御装置34とデータ端末制御装置35を経由し
て、ＳＣＳＩバスに接続されたファイルメモリ制御装置
34とハードディスク装置36とを制御して、中央制御装置
31よりのコマンドにより各装置を動作させ、主記憶装置
32との間でデータの入出力を行う。
【０００４】
【従来の技術】従来のファイルメモリ制御装置（ＦＭ
Ｃ）のブロック構成図を図５に示す。図において、21は
ＣＣインタフェース部、22はマイクロプロセッサ・ユニ
ット（ＭＰＵ）、23はダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡＣ）、24はバッファ・メモリ（Ｂ
Ｍ）、25はリード・オンリィ・メモリ（ＲＯＭ）、26は
ランダム・アクセス・メモリ（ＲＡＭ）、27はＳＣＳＩ
プロトコル・コントローラ（ＳＰＣ）、28はハードディ
スク装置（ＨＤ）、29はファイルメモリ制御装置（ＦＭ
Ｃ）を示す。
Ｃ）のブロック構成図を図５に示す。図において、21は
ＣＣインタフェース部、22はマイクロプロセッサ・ユニ
ット（ＭＰＵ）、23はダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡＣ）、24はバッファ・メモリ（Ｂ
Ｍ）、25はリード・オンリィ・メモリ（ＲＯＭ）、26は
ランダム・アクセス・メモリ（ＲＡＭ）、27はＳＣＳＩ
プロトコル・コントローラ（ＳＰＣ）、28はハードディ
スク装置（ＨＤ）、29はファイルメモリ制御装置（ＦＭ
Ｃ）を示す。
【０００５】ファイルメモリ制御装置29は中央制御装置
（ＣＣ）よりのコマンドにより動作し、主記憶装置（Ｍ
Ｍ）との間でデータの入出力を行う。ＣＣインタフェー
ス部21はＣＣよりのコマンドを保持し、内部のＭＰＵが
読み取るためのコマンドレジスタ、ＦＭＣのステータス
を保持し、ＣＣが読み取るためのステータスレジスタや
ＦＭＣとＭＭ間のデータ転送制御回路よりなる。マイク
ロプロセッサ・ユニット22はＲＯＭ内のプログラムを解
読し動作する。ダイレクト・メモリ・アクセス・コント
ローラ23はＳＰＣ27とＢＭ24との間のデータ転送を制御
する。ランダム・アクセス・メモリ26はＭＰＵがアクセ
スできるメモリで、ＳＰＣ27はハードディスク装置28と
の間でデータ転送の制御を行う。
（ＣＣ）よりのコマンドにより動作し、主記憶装置（Ｍ
Ｍ）との間でデータの入出力を行う。ＣＣインタフェー
ス部21はＣＣよりのコマンドを保持し、内部のＭＰＵが
読み取るためのコマンドレジスタ、ＦＭＣのステータス
を保持し、ＣＣが読み取るためのステータスレジスタや
ＦＭＣとＭＭ間のデータ転送制御回路よりなる。マイク
ロプロセッサ・ユニット22はＲＯＭ内のプログラムを解
読し動作する。ダイレクト・メモリ・アクセス・コント
ローラ23はＳＰＣ27とＢＭ24との間のデータ転送を制御
する。ランダム・アクセス・メモリ26はＭＰＵがアクセ
スできるメモリで、ＳＰＣ27はハードディスク装置28と
の間でデータ転送の制御を行う。
【０００６】
【発明が解決しようとする課題】ハードディスク装置や
ＭＴ装置等の汎用インタフェースであるＳＣＳＩプロト
コル・コントローラ（ＳＰＣ）は、一般的に汎用の制御
用ＬＳＩが用いられている。この際、転送速度等スルー
プット性能は、ハードディスク装置等が高速である場
合、上記ＬＳＩの最大転送能力により制限される。ま
た、より高速な汎用ＬＳＩを使用した場合、コスト高と
なり、ソフトインタフェースが大きく変更になる等の問
題が生じていた。
ＭＴ装置等の汎用インタフェースであるＳＣＳＩプロト
コル・コントローラ（ＳＰＣ）は、一般的に汎用の制御
用ＬＳＩが用いられている。この際、転送速度等スルー
プット性能は、ハードディスク装置等が高速である場
合、上記ＬＳＩの最大転送能力により制限される。ま
た、より高速な汎用ＬＳＩを使用した場合、コスト高と
なり、ソフトインタフェースが大きく変更になる等の問
題が生じていた。
【０００７】本発明は、ファイルメモリ制御装置（ＦＭ
Ｃ）において、スループット向上に最も大きな影響を持
つデータフェーズのみを外部の高速処理可能な回路で置
き換え、その他の複雑なプロトコル処理は汎用ＬＳＩで
制御することにより、比較的小さなハードウェア増加で
高性能制御回路を安価に構成することを目的とする。
Ｃ）において、スループット向上に最も大きな影響を持
つデータフェーズのみを外部の高速処理可能な回路で置
き換え、その他の複雑なプロトコル処理は汎用ＬＳＩで
制御することにより、比較的小さなハードウェア増加で
高性能制御回路を安価に構成することを目的とする。
【０００８】
【課題を解決するための手段】本発明の原理構成図を図
１に示す。図において、１はＣＣインタフェース部（Ｃ
ＣＩＮＦ）、２はマイクロプロセッサ・ユニット（ＭＰ
Ｕ）、３はダイレクト・メモリ・アクセス・コントロー
ラ（ＤＭＡＣ）、４はバッファ・メモリ（ＢＭ）、５は
リード・オンリィ・メモリ（ＲＯＭ）、６はランダム・
アクセス・メモリ（ＲＡＭ）、７はＳＣＳＩプロトコル
・コントローラ（ＳＰＣ）、８はハードディスク装置
（ＨＤ）、９はファイルメモリ制御装置（ＦＭＣ）、10
はデータ転送制御装置（ＤＴＣ）を示す。
１に示す。図において、１はＣＣインタフェース部（Ｃ
ＣＩＮＦ）、２はマイクロプロセッサ・ユニット（ＭＰ
Ｕ）、３はダイレクト・メモリ・アクセス・コントロー
ラ（ＤＭＡＣ）、４はバッファ・メモリ（ＢＭ）、５は
リード・オンリィ・メモリ（ＲＯＭ）、６はランダム・
アクセス・メモリ（ＲＡＭ）、７はＳＣＳＩプロトコル
・コントローラ（ＳＰＣ）、８はハードディスク装置
（ＨＤ）、９はファイルメモリ制御装置（ＦＭＣ）、10
はデータ転送制御装置（ＤＴＣ）を示す。
【０００９】ファイルメモリ制御装置９は中央制御装置
（ＣＣ）よりのコマンドにより動作し、主記憶装置（Ｍ
Ｍ）との間でデータの入出力を行う。ＣＣインタフェー
ス部１はＣＣよりのコマンドを保持し、内部のマイクロ
プロセッサ・ユニット２が読み取るためのコマンドレジ
スタやファイルメモリ制御装置９のステータスを保持
し、ＣＣが読み取るためのステータスレジスタやファイ
ルメモリ制御装置９とＭＭ間のデータ転送制御回路より
なる。マイクロプロセッサ・ユニット２はリード・オン
リィ・メモリ５内のプログラムを解読し動作する。ダイ
レクト・メモリ・アクセス・コントローラ３はＳＣＳＩ
プロトコル・コントローラ７とバッファメモリ４との間
のデータ転送を制御する。ランダム・アクセス・メモリ
６はマイクロプロセッサ・ユニット２がアクセスできる
メモリで、ＳＣＳＩプロトコル・コントローラ７はハー
ドディスク装置８との間でデータ転送の制御を行う。
（ＣＣ）よりのコマンドにより動作し、主記憶装置（Ｍ
Ｍ）との間でデータの入出力を行う。ＣＣインタフェー
ス部１はＣＣよりのコマンドを保持し、内部のマイクロ
プロセッサ・ユニット２が読み取るためのコマンドレジ
スタやファイルメモリ制御装置９のステータスを保持
し、ＣＣが読み取るためのステータスレジスタやファイ
ルメモリ制御装置９とＭＭ間のデータ転送制御回路より
なる。マイクロプロセッサ・ユニット２はリード・オン
リィ・メモリ５内のプログラムを解読し動作する。ダイ
レクト・メモリ・アクセス・コントローラ３はＳＣＳＩ
プロトコル・コントローラ７とバッファメモリ４との間
のデータ転送を制御する。ランダム・アクセス・メモリ
６はマイクロプロセッサ・ユニット２がアクセスできる
メモリで、ＳＣＳＩプロトコル・コントローラ７はハー
ドディスク装置８との間でデータ転送の制御を行う。
【００１０】データ転送制御装置10は、ＳＣＳＩプロト
コル・コントローラ７とハードディスク装置８等のファ
イル装置との間にバイパス的に設けられ、ＳＣＳＩプロ
トコルのうちのデータ転送フェーズにおけるデータ転送
のみを、ＳＣＳＩプロトコル・コントローラ７の外部で
制御するものである。
コル・コントローラ７とハードディスク装置８等のファ
イル装置との間にバイパス的に設けられ、ＳＣＳＩプロ
トコルのうちのデータ転送フェーズにおけるデータ転送
のみを、ＳＣＳＩプロトコル・コントローラ７の外部で
制御するものである。
【００１１】
【作用】ＳＣＳＩバスフェーズシーケンス図を図２に示
す。ＳＣＳＩプロトコルでは複数のフェーズを組合わせ
て連続的に制御し、全体の入出力動作を行う。図におい
て、はバス未使用フェーズ、はどの装置にバスを割
り当てるかを調整するバス割当調整フェーズ、は割当
装置が決まったらこの装置を実際に接続する装置選択接
続フェーズ、は実際に繰り返される転送フェーズ（コ
マンド、データ、ステータス、メッセージ）を示す。
す。ＳＣＳＩプロトコルでは複数のフェーズを組合わせ
て連続的に制御し、全体の入出力動作を行う。図におい
て、はバス未使用フェーズ、はどの装置にバスを割
り当てるかを調整するバス割当調整フェーズ、は割当
装置が決まったらこの装置を実際に接続する装置選択接
続フェーズ、は実際に繰り返される転送フェーズ（コ
マンド、データ、ステータス、メッセージ）を示す。
【００１２】まず、バス未使用フェーズの状態で、フ
ァイルメモリ制御装置（ＦＭＣ）９はセレクションコマ
ンドをＳＣＳＩプロトコル・コントローラ（ＳＰＣ）７
に起動する。ＳＰＣ７はバス割当調整フェーズと装置
選択接続フェーズとをハード的に制御し、ＦＭＣ９及
びハードディスク装置８をＳＣＳＩバスに結合する。次
にＳＰＣ７内のステータスレジスタによりデータフェー
ズを検出すると、データ転送制御装置（ＤＴＣ）10内
のレジスタにデータをセットする。
ァイルメモリ制御装置（ＦＭＣ）９はセレクションコマ
ンドをＳＣＳＩプロトコル・コントローラ（ＳＰＣ）７
に起動する。ＳＰＣ７はバス割当調整フェーズと装置
選択接続フェーズとをハード的に制御し、ＦＭＣ９及
びハードディスク装置８をＳＣＳＩバスに結合する。次
にＳＰＣ７内のステータスレジスタによりデータフェー
ズを検出すると、データ転送制御装置（ＤＴＣ）10内
のレジスタにデータをセットする。
【００１３】これによりデータの入出力を制御するＲＥ
Ｑ／ＡＣＫはＤＴＣ回路側に切替えられ、ＤＴＣ10の制
御の下にデータ転送が行われる。ＤＴＣ10内のタイミン
グ発生回路及びダイレクト・メモリ・アクセス・コント
ローラ３によりＳＣＳＩバスとバッファメモリ４との間
でのデータ転送が行われる。（このタイミングはバッフ
ァメモリとして高速アクセス可能なメモリを使うことに
より、ファイル装置が持つ最高速度で動作するよう構成
することが可能である。）ここでデータ転送が終了する
とＳＣＳＩの転送フェーズがメッセージフェーズとな
り、マイクロプロセッサ・ユニット（ＭＰＵ）２が転送
の終了を知れば、ＤＴＣ10が切替えられＳＰＣ７を経由
してＨＤ８に対して引続きメッセージ、ステータスフェ
ーズを処理して一連の動作を終了する。
Ｑ／ＡＣＫはＤＴＣ回路側に切替えられ、ＤＴＣ10の制
御の下にデータ転送が行われる。ＤＴＣ10内のタイミン
グ発生回路及びダイレクト・メモリ・アクセス・コント
ローラ３によりＳＣＳＩバスとバッファメモリ４との間
でのデータ転送が行われる。（このタイミングはバッフ
ァメモリとして高速アクセス可能なメモリを使うことに
より、ファイル装置が持つ最高速度で動作するよう構成
することが可能である。）ここでデータ転送が終了する
とＳＣＳＩの転送フェーズがメッセージフェーズとな
り、マイクロプロセッサ・ユニット（ＭＰＵ）２が転送
の終了を知れば、ＤＴＣ10が切替えられＳＰＣ７を経由
してＨＤ８に対して引続きメッセージ、ステータスフェ
ーズを処理して一連の動作を終了する。
【００１４】
【実施例】本発明のデータ転送制御装置（ＤＴＣ）のブ
ロック構成図の実施例を図３に示す。図において、原理
構成図と同一番号は同一装置を示し、３はダイレクト・
メモリ・アクセス・コントローラ（ＤＭＡＣ）、７はＳ
ＣＳＩプロトコル・コントローラ（ＳＰＣ）、８はハー
ドディスク（ＨＤ）、９はファイルメモリ制御装置（Ｆ
ＭＣ）、10はデータ転送制御装置（ＤＴＣ）を示す。
ロック構成図の実施例を図３に示す。図において、原理
構成図と同一番号は同一装置を示し、３はダイレクト・
メモリ・アクセス・コントローラ（ＤＭＡＣ）、７はＳ
ＣＳＩプロトコル・コントローラ（ＳＰＣ）、８はハー
ドディスク（ＨＤ）、９はファイルメモリ制御装置（Ｆ
ＭＣ）、10はデータ転送制御装置（ＤＴＣ）を示す。
【００１５】データ転送制御装置（ＤＴＣ）10におい
て、11は制御レジスタ（ＣＴＬ）、12は切替セレクタ
（ＳＥＬ）、13はタイミング発生部（ＴＧＮ）、14はデ
ータ入出力制御部（ＤＩＯＣ）、15は割込信号発生部
（ＩＲＱＧＮ）を示す。データ転送制御装置10はＳＣＳ
ＩバスによりＳＰＣ７とＨＤ８に接続されると共に、Ｄ
ＭＡＣ３に対して制御信号を送受する。
て、11は制御レジスタ（ＣＴＬ）、12は切替セレクタ
（ＳＥＬ）、13はタイミング発生部（ＴＧＮ）、14はデ
ータ入出力制御部（ＤＩＯＣ）、15は割込信号発生部
（ＩＲＱＧＮ）を示す。データ転送制御装置10はＳＣＳ
ＩバスによりＳＰＣ７とＨＤ８に接続されると共に、Ｄ
ＭＡＣ３に対して制御信号を送受する。
【００１６】制御レジスタ11はＭＰＵのアドレス空間に
割り付けられたレジスタでＤＴＣ回路を有効にし、切替
セレクタ12は制御レジスタ11の出力によりＳＣＳＩの制
御信号であるＲＥＱ／ＡＣＫ信号を、ＳＰＣ７またはＤ
ＴＣ10に切替え接続するのに用いられる。タイミング発
生部13はＳＣＳＩバスよりＲＥＱ信号を受け、ＤＭＡＣ
３へのＤＭＡ要求信号（ＤＭＡＲＥＱ）を送出し、ＤＭ
Ａ応答信号（ＤＭＡＡＣＫ）によりＳＣＳＩバスへのＡ
ＣＫ出力タイミングを制御する。
割り付けられたレジスタでＤＴＣ回路を有効にし、切替
セレクタ12は制御レジスタ11の出力によりＳＣＳＩの制
御信号であるＲＥＱ／ＡＣＫ信号を、ＳＰＣ７またはＤ
ＴＣ10に切替え接続するのに用いられる。タイミング発
生部13はＳＣＳＩバスよりＲＥＱ信号を受け、ＤＭＡＣ
３へのＤＭＡ要求信号（ＤＭＡＲＥＱ）を送出し、ＤＭ
Ａ応答信号（ＤＭＡＡＣＫ）によりＳＣＳＩバスへのＡ
ＣＫ出力タイミングを制御する。
【００１７】また、データの入出力を制御するデータ入
出力制御部14は、ＳＣＳＩバスからのフェーズ制御信号
ＰＨによりデータの方向制御及び上記タイミング発生部
13よりの制御信号により、データ入出力タイミングを制
御する。また、割込信号発生部15はＳＣＳＩバスフェー
ズがデータ転送フェーズでなくなったこと（転送の終了
または異常）を検出し、ＭＰＵへＩＲＱ（割込信号）を
発生する。
出力制御部14は、ＳＣＳＩバスからのフェーズ制御信号
ＰＨによりデータの方向制御及び上記タイミング発生部
13よりの制御信号により、データ入出力タイミングを制
御する。また、割込信号発生部15はＳＣＳＩバスフェー
ズがデータ転送フェーズでなくなったこと（転送の終了
または異常）を検出し、ＭＰＵへＩＲＱ（割込信号）を
発生する。
【００１８】ＳＣＳＩプロトコルでは図２に示した様
に、複数のフェーズを組合わせて連続的に制御し、全体
の入出力制御を行う。まず、バス未使用フェーズの状態
で、ＦＭＣ９は選択コマンドをＳＰＣ７に起動する。Ｓ
ＰＣ７はバス割当調整／装置選択接続フェーズをハード
的に制御し、ＦＭＣ９及びＨＤ８をＳＣＳＩバスに結合
する。その後コマンドフェーズ状態で、ＦＭＣ９はＳＰ
Ｃ７を経由して制御パラメータを送付する。
に、複数のフェーズを組合わせて連続的に制御し、全体
の入出力制御を行う。まず、バス未使用フェーズの状態
で、ＦＭＣ９は選択コマンドをＳＰＣ７に起動する。Ｓ
ＰＣ７はバス割当調整／装置選択接続フェーズをハード
的に制御し、ＦＭＣ９及びＨＤ８をＳＣＳＩバスに結合
する。その後コマンドフェーズ状態で、ＦＭＣ９はＳＰ
Ｃ７を経由して制御パラメータを送付する。
【００１９】次に、ＳＰＣ７内のステータスレジスタに
よりデータフェーズを検出すると、ＤＴＣ10内の制御レ
ジスタ11にデータをセットする。これによりデータの入
出力を制御するＲＥＱ／ＡＣＫはＤＴＣ回路側に切替え
られ、ＤＴＣ10の制御の下にデータ転送が行われる。タ
イミング発生部13及びＤＭＡＣ３によりＳＣＳＩバスと
ＢＭ４間でのデータ転送が行われる。（このタイミング
は、ＢＭ４として高速アクセス可能なメモリを行うこと
により、ＨＤ８が持つ最高速度で動作するよう構成する
ことが可能である。）ここで転送が終了すると、ＳＣＳ
Ｉのフェーズがメッセージフェーズとなることから、割
込信号発生部15より割込信号ＩＲＱが発生し、ＭＰＵは
転送の終了を知ることができる。次にＣＴＬ11のＤＴＥ
信号をクリアすることにより、ＳＰＣ７を経由して引続
き、メッセージ、ステータスフェーズを処理して一連の
動作を終了する。
よりデータフェーズを検出すると、ＤＴＣ10内の制御レ
ジスタ11にデータをセットする。これによりデータの入
出力を制御するＲＥＱ／ＡＣＫはＤＴＣ回路側に切替え
られ、ＤＴＣ10の制御の下にデータ転送が行われる。タ
イミング発生部13及びＤＭＡＣ３によりＳＣＳＩバスと
ＢＭ４間でのデータ転送が行われる。（このタイミング
は、ＢＭ４として高速アクセス可能なメモリを行うこと
により、ＨＤ８が持つ最高速度で動作するよう構成する
ことが可能である。）ここで転送が終了すると、ＳＣＳ
Ｉのフェーズがメッセージフェーズとなることから、割
込信号発生部15より割込信号ＩＲＱが発生し、ＭＰＵは
転送の終了を知ることができる。次にＣＴＬ11のＤＴＥ
信号をクリアすることにより、ＳＰＣ７を経由して引続
き、メッセージ、ステータスフェーズを処理して一連の
動作を終了する。
【００２０】
【発明の効果】スループット向きに最も大きな影響を持
つデータフェーズのみを外部の高速処理可能な回路で置
き換え、その他の複雑なプロトコル処理は汎用ＬＳＩで
制御することにより、比較的小さなハードウェア増加で
高性能回路を安価に構成することが出来る。
つデータフェーズのみを外部の高速処理可能な回路で置
き換え、その他の複雑なプロトコル処理は汎用ＬＳＩで
制御することにより、比較的小さなハードウェア増加で
高性能回路を安価に構成することが出来る。
【図１】 本発明の原理構成図
【図２】 ＳＣＳＩバスフェーズのシーケンス図
【図３】 データ転送制御装置のブロック構成図の実施
例
例
【図４】 ＳＣＳＩバスを使用した交換機のシステム構
成例
成例
【図５】 従来例のファイルメモリ制御装置のブロック
構成図
構成図
１，21 ＣＣインタフェース部 ２，22 マイクロプロセッサ・ユニット ３，23 ダイレクト・メモリ・アクセス・コントローラ ４，24 バッファ・メモリ ５，25 リード・オンリィ・メモリ ６，26 ランダム・アクセス・メモリ ７，27 ＳＣＳＩプロトコル・コントローラ ８，28 ハードディスク装置 ９，29 ファイルメモリ制御装置 10 データ転送制御装置 11 制御レジスタ 12 切替セレクタ 13 タイミング発生部 14 データ入出力制御部 15 割込信号発生部 31 中央制御装置 32 主記憶装置 33 チャネル制御装置 34 ファイルメモリ制御装置 35 データ端末制御装置 36 ハードディスク装置 37 データ端末装置
Claims (2)
- 【請求項１】 ＣＣインタフェース部（１）とマイクロ
プロセッサ・ユニット（２）とダイレクト・メモリ・ア
クセス・コントローラ（３）とバッファ・メモリ（４）
とリード・オンリィ・メモリ（５）とランダム・アクセ
ス・メモリ（６）とＳＣＳＩプロトコル・コントローラ
（７）とを有し、ハードディスク装置（８）をＳＣＳＩ
バスにより接続制御するファイルメモリ制御装置（９）
において、 該ＳＣＳＩプロトコル・コントロ−ラ（７）とハードデ
ィスク装置（８）とを接続するＳＣＳＩバスにバイパス
的にデータ転送制御装置（10）を設け、ＳＣＳＩプロト
コルのうちの転送フェーズにおけるデータ転送のみを、
ＳＣＳＩプロトコル・コントローラ（７）の外部にバイ
パス的に設けられたデータ転送制御装置（10）で制御す
ることを特徴とするＳＣＳＩバス制御方法。 - 【請求項２】 上記ＳＣＳＩプロトコル・コントローラ
（７）の外部にバイパス的に設けられたデータ転送制御
装置（10）は、バイパス回路を有効にするための制御レ
ジスタ（11）と、該制御レジスタ（11）の出力により制
御信号の接続を切替える切替セレクタ（12）と、ＳＣＳ
ＩバスへのＡＣＫ出力タイミングを制御するためのタイ
ミング発生部（13）と、バイパスのためのデータ入出力
を制御するバッファ用の入出力制御部（14）と、ＳＣＳ
Ｉフェーズの切替えを検出してＩＲＱ信号を発生する割
込信号発生部（15）とを有することを特徴とする請求項
１記載のＳＣＳＩバス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34586691A JPH05181793A (ja) | 1991-12-27 | 1991-12-27 | Ｓｃｓｉバス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34586691A JPH05181793A (ja) | 1991-12-27 | 1991-12-27 | Ｓｃｓｉバス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181793A true JPH05181793A (ja) | 1993-07-23 |
Family
ID=18379530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34586691A Withdrawn JPH05181793A (ja) | 1991-12-27 | 1991-12-27 | Ｓｃｓｉバス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181793A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003593B2 (en) * | 1997-12-17 | 2006-02-21 | Src Computers, Inc. | Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port |
| JP2006133968A (ja) * | 2004-11-04 | 2006-05-25 | Fujitsu Ltd | 情報処理装置 |
| KR20160075643A (ko) | 2013-11-29 | 2016-06-29 | 오지 홀딩스 가부시키가이샤 | 광학용 시트 및 도전성 시트 및 상기 광학용 시트를 구비하는 표시 장치 |
-
1991
- 1991-12-27 JP JP34586691A patent/JPH05181793A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003593B2 (en) * | 1997-12-17 | 2006-02-21 | Src Computers, Inc. | Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port |
| JP2006133968A (ja) * | 2004-11-04 | 2006-05-25 | Fujitsu Ltd | 情報処理装置 |
| KR20160075643A (ko) | 2013-11-29 | 2016-06-29 | 오지 홀딩스 가부시키가이샤 | 광학용 시트 및 도전성 시트 및 상기 광학용 시트를 구비하는 표시 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |