JPS6123268A - Dma interface device - Google Patents
Dma interface deviceInfo
- Publication number
- JPS6123268A JPS6123268A JP14406684A JP14406684A JPS6123268A JP S6123268 A JPS6123268 A JP S6123268A JP 14406684 A JP14406684 A JP 14406684A JP 14406684 A JP14406684 A JP 14406684A JP S6123268 A JPS6123268 A JP S6123268A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bus
- transfer
- controller
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
Description
【発明の詳細な説明】
(発明の分野)
この発明は、DMAコントローラを中心゛に構成される
DMAインターフェース装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of the Invention) The present invention relates to a DMA interface device mainly composed of a DMA controller.
(発明の背景)
一般に、マイクロコンピュータシステムは、マイクロプ
ロセッサ(MPU)、ROM″およびRAMを接続する
システムバスにI10コントローラを接続したものを基
本構成とし、l10−:lントローラに各種の入出力¥
1置や端末装置を接続することによって、一定のデータ
処理やプロセス制御を実現するために構築されるもので
ある。(Background of the Invention) In general, a microcomputer system has a basic configuration in which an I10 controller is connected to a system bus that connects a microprocessor (MPU), ROM'', and RAM, and various input/outputs are connected to the I10-:l controller.
It is constructed to realize certain data processing and process control by connecting a single station or terminal device.
すなわち、ROMにはMPUの動作を規定するシステム
プログラムが格納され、RAMには当該システムの開発
を行なう利用者が作成するユーザプログラムが格納され
、システムプログラムに従って動作するMPUがこのユ
ーザプログラムを実行処理することにより、利用者が意
図する一定のデータ処理あるいはプロセス制御が実現さ
れる。That is, the ROM stores a system program that defines the operation of the MPU, the RAM stores a user program created by the user who develops the system, and the MPU, which operates according to the system program, executes this user program. By doing so, certain data processing or process control intended by the user is realized.
このようなマイクロコンピュータシステムにおいては、
外部記憶装置が入出力装置や端末装置と同様にインター
フェース装置を介してシステムバスに接続されることが
往々にしである。In such a microcomputer system,
External storage devices, like input/output devices and terminal devices, are often connected to a system bus via an interface device.
外部記憶装置には、転送速度が大ぎいしのく例えばドラ
ムやダブルデンシティのフロッピーなど)と、転送速度
が小さいものく例えばシングルデンシティのフロッピー
)があり、転送速度の小さい外部記憶装置とのデータ転
送はプログラム転送によって行ない、転送速度の大きい
外部記憶装置とのデータ転送はDMA転送によって行な
うようにし、DMA転送を制御するインターフェース装
置はDMAコントローラを中心に構成されることは周知
の通りである。There are two types of external storage devices: those with high transfer speeds (for example, drums and double-density floppies) and those with low transfer speeds (for example, single-density floppies), and data transfer between external storage devices and external storage devices with low transfer speeds. It is well known that the transfer is performed by program transfer, and data transfer with an external storage device with a high transfer rate is performed by DMA transfer, and that the interface device that controls DMA transfer is mainly composed of a DMA controller.
ところで、従来DMA転送を実現する場合には、マイク
ロコンピュータシステムのMPUには、例えばモトロー
ラ社の6809のように、DMA転送時には動作を停止
するHALT機能を有するものが必要であった。By the way, in order to implement conventional DMA transfer, the MPU of the microcomputer system must have a HALT function, such as Motorola's 6809, which stops operation during DMA transfer.
つまり、従来のマイクロコンピュータシステムにおいて
は、DMA転送時には、システムバスに接続される入出
力i置や端末装置も一時停止させるようにしていた。That is, in conventional microcomputer systems, input/output units and terminal devices connected to the system bus are also temporarily stopped during DMA transfer.
ところが、マイクロコンピュータシステムによって実現
されるデータ処理やプロセス制御によっては、DMA転
送によってMPUが停止したのでは、処理速度等の面で
支障を来たすことがある。However, depending on the data processing and process control realized by the microcomputer system, if the MPU is stopped due to DMA transfer, processing speed may be affected.
また、HALIII!能のないMPUを中心としてシス
テムを構築していたところ、これにドラム等の高速転送
を要する外部記憶装置を接続し、システムの機能アップ
を図ろうとする場合には、ハードウェアやソフトウェア
の大幅な変更が必要となる。Also, HAL III! A system was built around an incompetent MPU, but when trying to connect an external storage device such as a drum that requires high-speed transfer to this system to improve the functionality of the system, it required a significant change in hardware and software. Changes will be necessary.
(発明の目的)
この発明は、メインのマイクロコンピュータシステムの
MPUを停止させることなく高速転送を要する外部記憶
装置のDMA転送を可能とすることを目的とする。(Object of the Invention) An object of the present invention is to enable DMA transfer of an external storage device that requires high-speed transfer without stopping the MPU of the main microcomputer system.
(発明の構成と効果)
上記目的を達成するために、この発明は、DMAコント
ローラを中心に構成され、高速転狐を要する外部記憶装
置とマイクロプロセッサを主体とするメインのマイクロ
コンピュータシステム間のDMA転送を制御するDMA
インターフェース装置であって:このDMAインターフ
ェース装置は、前記マイクロプロセッサと前記DMAコ
ントローラ間のバスラインに介挿されたバスバッファと
;前記DMAコン1〜〇−ラが発生するDMA要求信号
に応答してDMA許可信号を発生し、これを該DMAコ
ント0−ラに入力するタイミング回路と;前記タイミン
グ回路の出力に応答して前記バスバッファを作動させ、
前記マイクロプロセッサ側のバスラインとDMAコント
ローラから前記外部記憶装置に至るバスラインとを接離
させるバスバッファ制御回路とを備えていることを特徴
とする。(Structure and Effects of the Invention) In order to achieve the above object, the present invention provides DMA control between an external storage device, which is configured mainly around a DMA controller, and requires high-speed switching, and a main microcomputer system mainly composed of a microprocessor. DMA that controls transfer
An interface device: The DMA interface device includes a bus buffer inserted in a bus line between the microprocessor and the DMA controller; a timing circuit that generates a DMA permission signal and inputs it to the DMA controller; operating the bus buffer in response to an output of the timing circuit;
The present invention is characterized in that it includes a bus buffer control circuit that connects and disconnects the bus line on the microprocessor side and the bus line from the DMA controller to the external storage device.
この構成によれば、DMA転送時には、DMAコントロ
ーラから外部記憶装置に至るバスラインがメインのマイ
クロコンピュータシステムのMPU側のバスラインと切
り離されるので、MPUを停止させることなく外部記憶
装置のDMA転送を可能にする。According to this configuration, during DMA transfer, the bus line from the DMA controller to the external storage device is disconnected from the bus line on the MPU side of the main microcomputer system, so DMA transfer of the external storage device can be performed without stopping the MPU. enable.
つまり、メインのマイクロコンピュータシステム側では
・、DMA転送処理と並行してシステムとしての動作を
行なうことになり、処理速度等の面で問題を生ずるよう
なこともなく、システムとしてのコストバフオーYンス
が一段と向上する。In other words, on the main microcomputer system side, the system operates in parallel with DMA transfer processing, so there is no problem in terms of processing speed, etc., and the system has a cost advantage. Improve further.
また、メインのマイクロコンピュータシステムの中心を
なすマイクロプロセッサは、いわゆるHALTIi能の
ないマイクロプロセッサを用いたものであっても、ハー
ドウェアやソフトウェアを変更することなく高速転送を
要する外部記憶装置の接続が簡単に行なえ、システムの
機能アップが容易に図れるという優れた効果も得られる
。Furthermore, even if the microprocessor that forms the core of the main microcomputer system uses a microprocessor without so-called HALTIi functionality, it is possible to connect an external storage device that requires high-speed transfer without changing the hardware or software. It is easy to perform and has the excellent effect of easily improving the functionality of the system.
(実施例の説明)
第1図はこの発明を適用したマイクロコンピュータシス
テムを示す。(Description of Embodiments) FIG. 1 shows a microcomputer system to which the present invention is applied.
このマイクロコンピュータシステムは、マイクロプロセ
ッサ(MPU)1を中心に構成され、MPU1の動作を
規定するシステムプログラムが格納されるROM (#
1..#2>2a 、2bと、MPU1がシステムプロ
グラムに従って動作する際にワーキングメモリとして利
用されるとともに、ユーザプログラムが格納されるRA
M3と、これらを接続するシステムバス4に接続される
I10コントローラ5を基本的に有するもので、I10
コントローラ5には入出力装置や端末装置が接続される
。This microcomputer system is mainly composed of a microprocessor (MPU) 1, and a ROM (#
1. .. #2>2a, 2b and RA which is used as a working memory when the MPU 1 operates according to the system program and where the user program is stored.
Basically, it has an I10 controller 5 connected to an M3 and a system bus 4 that connects these.
The controller 5 is connected to input/output devices and terminal devices.
MPU1はモトローラ社の6809のJ:うにHALT
I能を有するものでも良いし、またH A I−1機能
のないものであっても良い。MPU1 is Motorola's 6809 J: Uni HALT
It may be one that has HAI-1 function, or it may be one that does not have HAI-1 function.
I10コントローラの数は入出力装置やデータ端末′の
数に応じて複数台段けられることは良く知られている通
りである。It is well known that a plurality of I10 controllers can be arranged depending on the number of input/output devices and data terminals.
この実施例においては、このようなマイクロコンピュー
タシステムに外部記憶装置としてのフロッピーディスク
装置6を接続する構成を説明する。In this embodiment, a configuration will be described in which a floppy disk device 6 as an external storage device is connected to such a microcomputer system.
フロッピーディスク装置6をメインシステムのシステム
バス4に接続するフロッピーディスクインターフェース
装置7は、DMAコントローラ(DMAC)、、71と
、フロッピーディスクコントローラ(FDC)72とを
中心に構成され、DMAC71,FDC72およびRA
M73を接続するバスライン74とメインシステムのシ
ステムバス4との接離動作を行なうバスバッファ75と
、DMAC7,1がDMA転送を制御するのに必要な信
号を発生ずるタイミング回路76と、バスバッファ75
を制御するバスバッファ制御回路77を基本的に有し、
操作パネル78にはMPLllにDMAスタート信号を
入力J゛るためのスタートボタン78aが設【ノられて
いる。The floppy disk interface device 7 that connects the floppy disk device 6 to the system bus 4 of the main system is mainly composed of a DMA controller (DMAC) 71 and a floppy disk controller (FDC) 72.
A bus buffer 75 that connects and disconnects the bus line 74 connecting the M73 and the system bus 4 of the main system, a timing circuit 76 that generates signals necessary for the DMACs 7 and 1 to control DMA transfer, and a bus buffer. 75
It basically has a bus buffer control circuit 77 that controls the
The operation panel 78 is provided with a start button 78a for inputting a DMA start signal to the MPL11.
前記ROM2aにはマイクロコンピュータシステムとし
ての動作を実現するためのシステムプログラムが格納さ
れており、ROM2bにはDMAC71にDMA動作を
行なわせるためのシステムプログラムが格納され、スタ
ートボタン78aが操作されると、DMAスタート信号
がMPtJlにセンスされ、これによってROM2aか
らROM2bに切替えられ、バスバッファ75を介して
MPU1とRAM73間でのデータ転送が行なわれる。The ROM 2a stores a system program for realizing operation as a microcomputer system, and the ROM 2b stores a system program for causing the DMAC 71 to perform a DMA operation. When the start button 78a is operated, A DMA start signal is sensed by MPtJl, thereby switching from ROM2a to ROM2b, and data transfer between MPU1 and RAM73 via bus buffer 75.
そして、MF)LllとRAM73間のデータ転送が終
了すると、MPUIはROM2b @ROM2aに切替
える動作を行ない、ROM2aに格納されるシステムプ
・ログラムに従って通常のシステム動作を続行する。When the data transfer between MF)Lll and RAM 73 is completed, the MPUI performs an operation of switching to ROM2b@ROM2a, and continues normal system operation according to the system program stored in ROM2a.
次いで、フロッピーディスク装置6側において、フロッ
ピーのヘッドが目的のアドレスにレットされると、FD
C72はVFO発振回路8から入力されるRDATAお
よび各種のWIN’DOW信号を受けて、DMAC71
にDMA要求(DRQl>を出力する。Next, on the floppy disk drive 6 side, when the floppy head is set to the desired address, the FD
C72 receives RDATA and various WIN'DOW signals input from the VFO oscillation circuit 8, and outputs the DMAC71.
Outputs a DMA request (DRQl>) to
DMAC71は、DR,Q’lを受けて、DRQ2をタ
イミング回路76に出力する。The DMAC 71 receives DR and Q'l and outputs DRQ2 to the timing circuit 76.
タイミング回路76にはMP’tJ1からクロックφが
入力されており、このクロックφに基づいて所定時間計
一時し、バスバッファ制御回路77に制御信号kを出力
するとともに、DMAC71にり、 MA許可信号(
’ G、、RN T’ )を出力する。A clock φ is input from MP'tJ1 to the timing circuit 76, and based on this clock φ, a predetermined time is counted, and a control signal k is output to the bus buffer control circuit 77, and the MA permission signal is output to the DMAC 71. (
'G,, RNT') is output.
バスバッファ制御回路77は、’MPLJIからクロッ
クφが入力されており、このクロックφと制御信号にと
によって所定時間バスバッファ75を作動させ、−シス
テムバス4とバスライン74を切り@す。The bus buffer control circuit 77 receives the clock φ from 'MPLJI, operates the bus buffer 75 for a predetermined time based on the clock φ and the control signal, and disconnects the system bus 4 and the bus line 74.
DMAC71は、タイミング回路76からのGRNTを
受けて、バスライン74を介してRAM73とFDC7
2間のデータ転送を制御する。The DMAC 71 receives the GRNT from the timing circuit 76 and connects the RAM 73 and the FDC 7 via the bus line 74.
Controls data transfer between the two.
このデータ転送が終了すると、DMAC71からDMA
終了信号(DMA終了1)がFDC72に出力されるの
で、FDC72はMPtJlに対してDMA終了割込(
DMA終了2)を出力する。When this data transfer is completed, the DMA is transferred from the DMAC71.
Since the end signal (DMA end 1) is output to the FDC72, the FDC72 issues a DMA end interrupt (
Outputs DMA end 2).
MPU1はDMA終了2の割込入力を受けて、次にDM
A転送をずべきデータの用意等適宜な処理に移行する。MPU1 receives the interrupt input of DMA end 2, and then
Transfer A to appropriate processing such as preparing data to be transferred.
このように動作するフロッピーディスクインターフェー
ス装置7は、具体的には第2図に示すように構成される
。第3図には要部のタイムチャートが示されており、こ
のタイムチャートを参照しながら説明する。なお、この
実施例では、DMAC71はモトローラ社の68844
を用い、FD0.72は日本電気社のμPD765Aを
用いている。The floppy disk interface device 7 that operates in this manner is specifically constructed as shown in FIG. FIG. 3 shows a time chart of the main parts, and the description will be made with reference to this time chart. In this embodiment, the DMAC71 is Motorola's 68844.
The FD0.72 uses μPD765A manufactured by NEC Corporation.
FDC72が発生するDRQlはクロックφの立ち上が
りでFFIにセットされ、FF1のQ出力はANDゲー
トG1に入力される。DRQl generated by the FDC 72 is set to FFI at the rising edge of clock φ, and the Q output of FF1 is input to AND gate G1.
DMAC71では通常STBをHレベルにしており、こ
れがANDゲートG1に入力されているので、DMAC
71にはDRQ’lが−r RQとして入力される。T
RQが入力されると、DRQ2をLレベルにする。この
DRQ2の′H″→111− I+のレベル変化がタイ
ミング回路76でセンスされる。In the DMAC71, STB is normally set to H level, and this is input to the AND gate G1, so the DMAC
DRQ'l is input to 71 as -r RQ. T
When RQ is input, DRQ2 is set to L level. This level change from 'H'' to 111-I+ of DRQ2 is sensed by the timing circuit 76.
タイミング回路76は2つの7リツプフロツプFF2.
F’F3を縦属接続したもので、ともにり0ツクφの立
ち上がりで動作する。FF2にクロックφの立ち上がり
でDRQ2の信号変化が取込まれ、これが同じくクロッ
クφでもってFF3に転送され、FF3の出ノ]がDM
AC71へのDMA許可信号(GRNT)として入力さ
れる。The timing circuit 76 includes two 7-lip-flops FF2.
F'F3 are connected in series, and both operate at the rising edge of 0 and φ. The signal change of DRQ2 is taken into FF2 at the rising edge of clock φ, and this is also transferred to FF3 with clock φ, and the output of FF3 becomes DM.
It is input as a DMA permission signal (GRNT) to the AC71.
DMAC71にGRNTが入力されると、DMAC71
はSTBをLレベルに変化させ、これがFDC72から
のDRQlに対する応答信号となる(・DACK)。When GRNT is input to DMAC71, DMAC71
changes STB to L level, which becomes a response signal to DRQl from FDC 72 (•DACK).
この5TBtfiLレベルである期間がDMA転送の期
間に対応し、DMA転送が終了すると、DMAENDが
インバータG2を介してFDC72のTC入力になって
いる。This 5TBtfiL level period corresponds to the DMA transfer period, and when the DMA transfer ends, DMAEND becomes the TC input of the FDC 72 via the inverter G2.
FDC72ではTO大入力受けてIRQを発生させ、こ
れがMPU1の鯖込ボート(I NT)に入力される。The FDC 72 receives the TO large input and generates an IRQ, which is input to the Sabagome port (INT) of the MPU 1.
第1図に示したFCC72は、このことを前提としてい
る。The FCC 72 shown in FIG. 1 is based on this premise.
バスバッフーア制御回路77は、タイミング回路76の
FF2とFF3のQ出力がそれぞれ入力されるNORゲ
ートG3と、インバータG4を介して入力されるりOツ
クφの立ち下がりでNORゲートG3の出力を取込むF
、F4と、FF4のQ出力を受けてバスバッファ75a
、75b 、75cをそれぞれ制御づ′る信号YA、
YR,YWをそれぞれ出力するインバータG5およびN
ANDグー)−G6.C7とで構成される。そして、N
ANDゲートG6にはMPL、11よりの制御信号(R
/W)が入力され、またNANOゲートG7には制御信
号(R/W )がインバータG8を介して入力されてい
る。The bus buffer control circuit 77 includes a NOR gate G3 to which the Q outputs of FF2 and FF3 of the timing circuit 76 are respectively input, and an F which receives the output of the NOR gate G3 at the falling edge of the input signal via an inverter G4.
, F4, and the bus buffer 75a receiving the Q output of FF4.
, 75b, 75c, respectively.
Inverters G5 and N output YR and YW, respectively.
AND Goo)-G6. It is composed of C7. And N
The AND gate G6 receives a control signal (R
/W) is input to the NANO gate G7, and a control signal (R/W) is input to the NANO gate G7 via an inverter G8.
このバスバッファ制御回路77は、DMAC71がDR
Q2を発生してからDMA E N Dを発生するまで
の期間、MPU1の制御信号(R/W>に従って、バス
バッファ75’a、75bおよび75’cのゲート制御
を行なう。This bus buffer control circuit 77 is configured such that the DMAC 71 is DR
During the period from generation of Q2 to generation of DMA E N D, gate control of bus buffers 75'a, 75b and 75'c is performed according to the control signal (R/W> of MPU1).
MPU 1のアドレスバス(Aa〜△15)と鉢部信号
(R/W )はバスバッファ75aを介して、またデー
タバス(Da”=07)はバスバッファ75b、’75
Cを介してそれぞれDMAC71とFDC72にそれぞ
れ接続され、またアドレスバスとデータバスはRAM7
3にも接続されている。The address bus (Aa to △15) and Hachibe signal (R/W) of MPU 1 are routed through the bus buffer 75a, and the data bus (Da"=07) is routed through the bus buffer 75b, '75
are connected to the DMAC 71 and FDC 72 respectively via C, and the address bus and data bus are connected to the RAM 7
It is also connected to 3.
そして、良く知られているように、DMAC71は、D
MA転送をt制御しない場合には、つまりバスバッフ1
75aがインバータG5によってゲートl制御されてい
ない場合には、MPtJlよりの制御信@ (R/W)
を受けて動作するが、DMA転送を制御している場合に
は、DM−AC71自身が制御信号(R/W>を発生し
、これによってRAM73とFDC72間のデータ転送
を制御する。And, as is well known, DMAC71 is
When MA transfer is not controlled by t, that is, bus buffer 1
If 75a is not gate controlled by inverter G5, the control signal from MPtJl @ (R/W)
However, when controlling DMA transfer, the DM-AC 71 itself generates a control signal (R/W>), thereby controlling data transfer between the RAM 73 and the FDC 72.
すなわち、FCC72には切替回路79からリード(R
D)サイクルと書込み(WRITE)サイクルとが切替
えて入力されるが、切替回路79にはMPU1よりの制
御信号(R/W)とDMAC71よりの制御信号(R/
W)とがそれぞれ入力されておら、何れの制御信号を有
効とするかはS 1’ Bの状態によって決定される。That is, the FCC 72 receives a lead (R) from the switching circuit 79.
D) cycle and write (WRITE) cycle are switched and input, but the switching circuit 79 receives the control signal (R/W) from the MPU 1 and the control signal (R/W) from the DMAC 71.
W) are respectively input, and which control signal is valid is determined by the state of S 1'B.
具体的には、DMAC71がDMA転送をしない場合に
は、STBがHレベルになっているので、切替−回路7
9ではMPU1からの制御信号(R/W)を有効とし、
またDMAC71がDMA転送を制御している場合には
、STBがLレベルに変化するので、切替回路79はこ
れを受けてDMAC71からの制御信号(−R/W)を
有効とするのである。Specifically, when the DMAC 71 does not perform DMA transfer, STB is at H level, so the switching circuit 7
9 enables the control signal (R/W) from MPU1,
Furthermore, when the DMAC 71 is controlling DMA transfer, STB changes to L level, so the switching circuit 79 receives this and makes the control signal (-R/W) from the DMAC 71 valid.
また、DMA転送の具体的な内容およびFDC72とフ
ロッピーディスク装置6間のデータ授受は周知であるの
でその説明を省略する。Further, since the specific contents of DMA transfer and data exchange between the FDC 72 and the floppy disk drive 6 are well known, their explanation will be omitted.
なお、上記実施例では、フロッピ−ディスク装置のDM
A転送を制御するフロッピーディスクインターフェース
装置について説明したが、この発明はこれに限定される
ものではなく、例えばドラム等の高速転送を要する記憶
装置のDMA転送制御にも同様に適用できる。In the above embodiment, the DM of the floppy disk device
Although a floppy disk interface device for controlling A transfer has been described, the present invention is not limited thereto, and can be similarly applied to DMA transfer control of a storage device such as a drum that requires high-speed transfer.
第1図はこの発明を適用したマイクロコンピュータシス
テムの構成を示すブロック図、第2図はフロッピーディ
スクインターフェースVt置の詳細を示すブロック図、
第3図は上記フロッピーディスクインターフェース装置
の要部の動作を示ずタイムチャートである。
1・・・・・・マイクロプロセッナ(MPU)2a・・
・マイクロコンピュータシステムとしての動作を実現す
るためのシステムプロ
グラムが格納されるROM
2b・・・DMA転送を実現するためのシステムプログ
ラムが格納されるROM
3・・・・・・ワーキングメモリおよびユーザプログラ
ムが格納されるRAM
4・・・・・・システムバス
5・・・・・・入出力!I+i置や端末装置が接続され
る■0コンl−0−ラ
6・・・・・・フロッピーディスク装置7・・・・・・
フロッピーディスクインターフェース装置
71・・・・・・DMAコントローラ(DMAC)72
・・・・・・フOツビーデイスクコントローラ(FCC
)
73・・・・・・DMA転送のためのデータが格納され
るRAM
74・・・・・・バスライン
75・・・・・・バスバッファ
76・・・・・・タイミング回路
77・・・・・・バスバッファ制御回路78a・・・ス
タートボタン
Y^、YR,YWFIG. 1 is a block diagram showing the configuration of a microcomputer system to which the present invention is applied, FIG. 2 is a block diagram showing details of the floppy disk interface Vt location,
FIG. 3 is a time chart that does not show the operation of the main parts of the floppy disk interface device. 1...Micro processor (MPU) 2a...
- ROM 2b stores a system program to realize operation as a microcomputer system ROM 2b stores a system program to realize DMA transfer ROM 3 stores working memory and user programs Stored RAM 4...System bus 5...Input/output! ■0 controller l-0-ra 6... Floppy disk device 7... to which the I+i station and terminal device are connected.
Floppy disk interface device 71...DMA controller (DMAC) 72
・・・・・・Fuo Tsubi Disk Controller (FCC)
) 73... RAM in which data for DMA transfer is stored 74... Bus line 75... Bus buffer 76... Timing circuit 77... ...Bus buffer control circuit 78a...Start button Y^, YR, YW
Claims (1)
を要する外部記憶装置とマイクロプロセッサを主体とす
るメインのマイクロコンピュータシステム間のDMA転
送を制御するDMAインターフェース装置であって; このDMAインターフェース装置は、 前記マイクロプロセッサと前記DMAコントローラ間の
バスラインに介挿されたバスバッファと;前記DMAコ
ントローラが発生するDMA要求信号に応答してDMA
許可信号を発生し、これを該DMAコントローラに入力
するタイミング回路と; 前記タイミング回路の出力に応答して前記バスバッファ
を作動させ、前記マイクロプロセッサ側のバスラインと
DMAコントローラから前記外部記憶装置に至るバスラ
インとを接離させるバスバッファ制御回路とを備えてい
ることを特徴とするDMAインターフェース装置。(1) A DMA interface device that is configured mainly with a DMA controller and controls DMA transfer between an external storage device that requires high-speed transfer and a main microcomputer system that mainly includes a microprocessor; a bus buffer inserted in a bus line between the microprocessor and the DMA controller;
a timing circuit that generates a permission signal and inputs it to the DMA controller; and a timing circuit that operates the bus buffer in response to the output of the timing circuit and connects the bus line on the microprocessor side and the DMA controller to the external storage device. A DMA interface device comprising a bus buffer control circuit for connecting and disconnecting a bus line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14406684A JPS6123268A (en) | 1984-07-11 | 1984-07-11 | Dma interface device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14406684A JPS6123268A (en) | 1984-07-11 | 1984-07-11 | Dma interface device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6123268A true JPS6123268A (en) | 1986-01-31 |
Family
ID=15353503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14406684A Pending JPS6123268A (en) | 1984-07-11 | 1984-07-11 | Dma interface device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6123268A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04148265A (en) * | 1990-10-08 | 1992-05-21 | Fujitsu Ltd | Data processor |
WO2020263127A1 (en) * | 2019-06-26 | 2020-12-30 | Акционерное общество "Высокотехнологический научно-исследовательский институт неорганических материалов имени академика А.А. Бочвара" | Method for producing vacuum-tight beryllium foil |
-
1984
- 1984-07-11 JP JP14406684A patent/JPS6123268A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04148265A (en) * | 1990-10-08 | 1992-05-21 | Fujitsu Ltd | Data processor |
WO2020263127A1 (en) * | 2019-06-26 | 2020-12-30 | Акционерное общество "Высокотехнологический научно-исследовательский институт неорганических материалов имени академика А.А. Бочвара" | Method for producing vacuum-tight beryllium foil |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2778222B2 (en) | Semiconductor integrated circuit device | |
JPH02299337A (en) | Bus constitution suitable for data communication | |
JPS6123268A (en) | Dma interface device | |
JPS61123970A (en) | Data transmission control system | |
JPS5810228A (en) | Input and output processor | |
JPS61175816A (en) | Printing controlling system | |
JPH10326199A (en) | Interruption synchronizing device in dual system | |
JPS6059464A (en) | Bus request control system | |
JPH05181793A (en) | Method for controlling scsi bus | |
JP2821176B2 (en) | Information processing device | |
JPS61183764A (en) | Direct memory access controlling system | |
JPS6214866B2 (en) | ||
JPH02263256A (en) | Microcomputer and controller | |
JPS60136853A (en) | Data transfer system | |
JPS58181134A (en) | Data transfer circuit | |
JPS61128335A (en) | Microprogram loading system | |
JPS59201153A (en) | Host connection system for stand-alone type picture processing system | |
JPH0237451A (en) | Terminal address determining system for external input/ output device | |
JPS58154030A (en) | Dma controlling system | |
JPH04306754A (en) | Dma controller | |
JPH0136138B2 (en) | ||
JPS60254264A (en) | Control system of plural devices | |
JPH0412508B2 (en) | ||
JPS61253567A (en) | Data input and output system | |
JPS5897730A (en) | Data processor |