JPS61183764A - ダイレクトメモリアクセス制御方式 - Google Patents
ダイレクトメモリアクセス制御方式Info
- Publication number
- JPS61183764A JPS61183764A JP2341385A JP2341385A JPS61183764A JP S61183764 A JPS61183764 A JP S61183764A JP 2341385 A JP2341385 A JP 2341385A JP 2341385 A JP2341385 A JP 2341385A JP S61183764 A JPS61183764 A JP S61183764A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- controlware
- gate
- mode
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロコンピュータシステムに係り、特に
効率的なデータ処理に最適なダイレクトメモリアクセス
制御方式に関する。
効率的なデータ処理に最適なダイレクトメモリアクセス
制御方式に関する。
従来のダイレクトメモリアクセス（以下腕と呼ぶ）制御
は、サイクルスチールモードかまた＆ｔバーストモード
のいずれか一方で制御するようになっていた。従って、
システムまたはデータの種類等により、効率的なモード
を設定しデータ転送を行なうということができない欠点
があった。
は、サイクルスチールモードかまた＆ｔバーストモード
のいずれか一方で制御するようになっていた。従って、
システムまたはデータの種類等により、効率的なモード
を設定しデータ転送を行なうということができない欠点
があった。
なお、ダイレクトメモリアクセスのデータ転送速度を切
り替える方式に関する従来例として、特開昭５９−２７
５５４号がある。
り替える方式に関する従来例として、特開昭５９−２７
５５４号がある。
本発明の目的は、システムあるいはい仏でリード、ライ
トするデータの種類により、サイクルスチールモードま
たはバーストモードのいずれかを任意に選択することに
より、効率的なリード、ライト制御を提供することにあ
る。
トするデータの種類により、サイクルスチールモードま
たはバーストモードのいずれかを任意に選択することに
より、効率的なリード、ライト制御を提供することにあ
る。
同一のデバイスであっても、これを使用するシステムの
種類、または同一システムテモデータの種類により、サ
イクルスチールモードとバーストモードのいずれが効率
的かが異なる。
種類、または同一システムテモデータの種類により、サ
イクルスチールモードとバーストモードのいずれが効率
的かが異なる。
本発明は上記２つのＤＩ’ｉ４Ａモードを任意に切り替
え可能としたものである。
え可能としたものである。
以下本発明の一実施例を第１図により説明する。コント
ロールウェアによりセットまたはリセットされるフラグ
レジスタ１の１１１１１出力は。
ロールウェアによりセットまたはリセットされるフラグ
レジスタ１の１１１１１出力は。
アンドゲート２の一方の入力に、＠０”出力はナントゲ
ート５の一方の入力に接続される。アンドゲート２とす
／ドゲート５の他方の入力には。
ート５の一方の入力に接続される。アンドゲート２とす
／ドゲート５の他方の入力には。
鳳制御部６からのＤＭＡ ＩＪクエスト信号°蕉ＲＥＱ
”が接続される。リクエスト制御レジスタ４０セツト入
力にはナントゲート５の出力が、リセット入力にはひひ
、制御部６からの聰終了信号”ＤＭＡＥＮＤ−が接続さ
れる。オアゲート５にはアンドゲート２の出力とリクエ
スト制御レジスタ４の”１”出力が接続され、オアゲー
ト５の出力はマイクロコンピュータ（図示せず）に送出
するホールドリクエスト“ＨＬＤＲＥＱ”となる。
”が接続される。リクエスト制御レジスタ４０セツト入
力にはナントゲート５の出力が、リセット入力にはひひ
、制御部６からの聰終了信号”ＤＭＡＥＮＤ−が接続さ
れる。オアゲート５にはアンドゲート２の出力とリクエ
スト制御レジスタ４の”１”出力が接続され、オアゲー
ト５の出力はマイクロコンピュータ（図示せず）に送出
するホールドリクエスト“ＨＬＤＲＥＱ”となる。
次に第１図の動作を説明する。但し、Ｄ１１１４Ａの動
作に関しては、マイクロコンピュータ等のノーンドブツ
クに詳細に記載されているので、ここでは省略する。ま
た前提条件として、 ＤＭＡ制御部６から出力される巡
リクエスト信号 胤ＲＥＱ”ハ、マイクロコンピュータ
より聴受付応答信号を受信した時点で１オフ″となるも
のとする。
作に関しては、マイクロコンピュータ等のノーンドブツ
クに詳細に記載されているので、ここでは省略する。ま
た前提条件として、 ＤＭＡ制御部６から出力される巡
リクエスト信号 胤ＲＥＱ”ハ、マイクロコンピュータ
より聴受付応答信号を受信した時点で１オフ″となるも
のとする。
バーストモードの場合コントロールウェアはフラグレジ
スタ１をリセットしたのちＤＭＡ制御部６に起動をかげ
る。コントロールウェアより起動を受けた糊制御部６は
、ＤＭＡリクエスト信号”ＤＭＡＲＥＱ ”をナントゲ
ート５に出力する。
スタ１をリセットしたのちＤＭＡ制御部６に起動をかげ
る。コントロールウェアより起動を受けた糊制御部６は
、ＤＭＡリクエスト信号”ＤＭＡＲＥＱ ”をナントゲ
ート５に出力する。
ナントゲート５は、この＠ＤＭＡＲＥＱ”信号とフラグ
レジスタ１の１０１出力によりリクエスト制御レジスタ
４をセットする。リクエスト制御レジスタ４がセットさ
れると、その１１１出力がオアゲート５を介してマイク
ロコンビ為−夕にホールドリクエスト信号−ＨＬＤＲＥ
Ｑ’として送出される。セットされたリクエスト制御レ
ジスタ４は睨制御部６から胤終了信号−Ｄ、ＭＡＥＮＤ
”が出力されるまでリセットされないので、この間＠
ＨＬＤＲＥＱ”信号を出しっばなしとなり、バーストモ
ードで動作する。なお、臘制御部６からの°ＤＭＡＥＮ
Ｄ”は、コントロールウェアにより指定されたバイト数
のＤＭＡ転送が終了した時出力される。
レジスタ１の１０１出力によりリクエスト制御レジスタ
４をセットする。リクエスト制御レジスタ４がセットさ
れると、その１１１出力がオアゲート５を介してマイク
ロコンビ為−夕にホールドリクエスト信号−ＨＬＤＲＥ
Ｑ’として送出される。セットされたリクエスト制御レ
ジスタ４は睨制御部６から胤終了信号−Ｄ、ＭＡＥＮＤ
”が出力されるまでリセットされないので、この間＠
ＨＬＤＲＥＱ”信号を出しっばなしとなり、バーストモ
ードで動作する。なお、臘制御部６からの°ＤＭＡＥＮ
Ｄ”は、コントロールウェアにより指定されたバイト数
のＤＭＡ転送が終了した時出力される。
次にサイクルスチールモードの動作例を説明する。コン
トロールウェアはフラグレジスタ１をセットしたのちＤ
ＭＡ制御部６に起動をかける。
トロールウェアはフラグレジスタ１をセットしたのちＤ
ＭＡ制御部６に起動をかける。
コントロールウェアより起動を受けた碑制御部６は、
ＤＭＡリクエスト信号”ＤＭＡＲＥＱ″をアンドゲート
２に出力する。アンドゲート２はこの・ＤＭＡＲＥＱ
’信号とフラグレジスタ１の°１″出力のアンドをとり
、オアゲート５を介してマイクロコンピュータにホール
ドリクエスト信号”円ＲｇＱ”を出力する。前提条件で
述べた如く。
ＤＭＡリクエスト信号”ＤＭＡＲＥＱ″をアンドゲート
２に出力する。アンドゲート２はこの・ＤＭＡＲＥＱ
’信号とフラグレジスタ１の°１″出力のアンドをとり
、オアゲート５を介してマイクロコンピュータにホール
ドリクエスト信号”円ＲｇＱ”を出力する。前提条件で
述べた如く。
ＤＭＡ制御部６からの” ＤＭＡＲＥＱ”は、マイクロ
コンピュータよりＤＭＡ受付応答信号を受信した時点で
９オフ”となるので、これに同期してＨＬＤＲＥＱ”も
”オフ”となる。すなわち−回のＤＭＡ処理毎に”ＨＬ
ＤＲＥＱ”を°オフ”とするサイクルスチールモードと
なる。
コンピュータよりＤＭＡ受付応答信号を受信した時点で
９オフ”となるので、これに同期してＨＬＤＲＥＱ”も
”オフ”となる。すなわち−回のＤＭＡ処理毎に”ＨＬ
ＤＲＥＱ”を°オフ”とするサイクルスチールモードと
なる。
ｒ登明の効要］
本発明によれば、コントロールウェアにより “鳳
モード（サイクルスチールモードまたはバーストモード
）を使用状態により任意に設定できるため、効率的な臘
制御Ｄｔできるという効果がある。すなわちデータバス
を読が専有しても、システム上問題ない場合にはバース
トモードに設定して高速なデータ転送を行い、並列処理
等を行うため弛でデータバスを専有できない場合には、
サイクルスチールモードに設定することＫよりこれを可
能にすることができる。
モード（サイクルスチールモードまたはバーストモード
）を使用状態により任意に設定できるため、効率的な臘
制御Ｄｔできるという効果がある。すなわちデータバス
を読が専有しても、システム上問題ない場合にはバース
トモードに設定して高速なデータ転送を行い、並列処理
等を行うため弛でデータバスを専有できない場合には、
サイクルスチールモードに設定することＫよりこれを可
能にすることができる。
第１図は本発明の一実施例を示す回路図である。
１・・・フラグレジスタ
４・・・リクエスト制御レジスタ
６・・・ＤＭＡ制御部
Claims (1)
- マイクロコンピュータとダイレクトメモリアクセス制御
部とメモリを含むマイクロコンピュータシステムにおい
て、同一のダイレクトメモリアクセス制御部をサイクル
スチールモードとバーストモードの両方にダイナミック
に切り替えて使用できるように構成したことを特徴とす
るダイレクトメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2341385A JPS61183764A (ja) | 1985-02-12 | 1985-02-12 | ダイレクトメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2341385A JPS61183764A (ja) | 1985-02-12 | 1985-02-12 | ダイレクトメモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183764A true JPS61183764A (ja) | 1986-08-16 |
Family
ID=12109807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341385A Pending JPS61183764A (ja) | 1985-02-12 | 1985-02-12 | ダイレクトメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276156A (ja) * | 1987-06-15 | 1988-11-14 | Nippon Syst Kaihatsu Kk | デ−タ転送方式 |
| JPH01291354A (ja) * | 1988-05-19 | 1989-11-22 | Fujitsu Kiden Ltd | データ転送制御装置 |
-
1985
- 1985-02-12 JP JP2341385A patent/JPS61183764A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276156A (ja) * | 1987-06-15 | 1988-11-14 | Nippon Syst Kaihatsu Kk | デ−タ転送方式 |
| JPH01291354A (ja) * | 1988-05-19 | 1989-11-22 | Fujitsu Kiden Ltd | データ転送制御装置 |
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