JPS61203757A - デ−タ端末装置の受信バツフア回路 - Google Patents
デ−タ端末装置の受信バツフア回路Info
- Publication number
- JPS61203757A JPS61203757A JP4538585A JP4538585A JPS61203757A JP S61203757 A JPS61203757 A JP S61203757A JP 4538585 A JP4538585 A JP 4538585A JP 4538585 A JP4538585 A JP 4538585A JP S61203757 A JPS61203757 A JP S61203757A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は、データ端末装置の受信バッファ回路に関する
ものである。
ものである。
従来の技術
通信回線を介してデータを送受しつつ処理するデータ端
末装置においては、一般に、データ伝送速度が端末装置
に備えられるデータ処理装置の処理速度に比較して低い
ことから、両者の速度差を緩衝するためのバッファ回路
が受信側と送信側に設けられる。
末装置においては、一般に、データ伝送速度が端末装置
に備えられるデータ処理装置の処理速度に比較して低い
ことから、両者の速度差を緩衝するためのバッファ回路
が受信側と送信側に設けられる。
従来、受信バッファ回路では、伝送されてきた受信デー
タが１フレ一ム分連続してバッファメモリに書込まれ、
書込まれた１フレ一ム分の受信データがバッファメモリ
から書込み順に１ワードずつ読出され、処理されていた
。
タが１フレ一ム分連続してバッファメモリに書込まれ、
書込まれた１フレ一ム分の受信データがバッファメモリ
から書込み順に１ワードずつ読出され、処理されていた
。
発明が解決しようとする問題点
上記従来の受信バッファ回路では、データ処理装置がバ
ッファメモリに直接アクセスすることにより受信データ
を読出す構成であるため、バンファ制御回路とデータ処
理装置との同期を取るためのアクセス待ち時間が発生し
、読出しに時間がかかるという問題がある。
ッファメモリに直接アクセスすることにより受信データ
を読出す構成であるため、バンファ制御回路とデータ処
理装置との同期を取るためのアクセス待ち時間が発生し
、読出しに時間がかかるという問題がある。
発明の構成
問題点を解決するための手段
上記従来技術の問題点を解決する本発明の受信バッファ
回路は、バッファメモリから読出される１ワードの受信
データを保持するバッファレジスタと、バッファメモリ
に書込まれた受信データが所定量に達すると、最初に書
込まれた１ワードをこのバッファメモリからバッファレ
ジスタに転送して受信データの読出しの開始をデータ処
理装置に促すと共に、以後データ処理装置がこのバッフ
ァレジスタから１ワードの受信データを読出すたびに後
続の１ワードの受信データをバッファメモリからバッフ
ァレジスタに自動転送するバッファ制御回路を備えるこ
とにより、バッファメモリからデータ処理装置への受信
データの続出速度を高めるように構成されている。
回路は、バッファメモリから読出される１ワードの受信
データを保持するバッファレジスタと、バッファメモリ
に書込まれた受信データが所定量に達すると、最初に書
込まれた１ワードをこのバッファメモリからバッファレ
ジスタに転送して受信データの読出しの開始をデータ処
理装置に促すと共に、以後データ処理装置がこのバッフ
ァレジスタから１ワードの受信データを読出すたびに後
続の１ワードの受信データをバッファメモリからバッフ
ァレジスタに自動転送するバッファ制御回路を備えるこ
とにより、バッファメモリからデータ処理装置への受信
データの続出速度を高めるように構成されている。
以下、本発明の作用を実施例と共に説明する。
実施例
第１図は、本発明の一実施例の受信バッファ回路を含む
データ端末装置の構成の一例を示すブロック図である。
データ端末装置の構成の一例を示すブロック図である。
このデータ端末装置は、図示しない回線終端装置を介し
て伝送回線に接続される伝送制御装置ｌと、データの処
理を行うプロセッサ２と、これらの間に配置される受信
バッファ回路３及び送信バッファ回路４と・入出力イン
タフェース回路５を介してプロセッサ２に接続される入
出力装置６を備えている。
て伝送回線に接続される伝送制御装置ｌと、データの処
理を行うプロセッサ２と、これらの間に配置される受信
バッファ回路３及び送信バッファ回路４と・入出力イン
タフェース回路５を介してプロセッサ２に接続される入
出力装置６を備えている。
受信バッファ回路３は、ｌフレーム分の受信データを蓄
積するフレームメモリ１０と、アドレスカウンタ１１と
、タイミング制御回路１２とバッファレジスタ１３を備
えている。
積するフレームメモリ１０と、アドレスカウンタ１１と
、タイミング制御回路１２とバッファレジスタ１３を備
えている。
タイミング制御回路１２は、伝送制御部１で分離された
１フレ一ム分の受信データの開始を示すフレームパルス
を信号線ａで受信すると、信号線すを介してアドレスカ
ウンタ１１をリセットし、信号線Ｃを介してフレームメ
モリ１０にリード指令を発する。この後、制御回路１２
は、伝送制御部で再生され信号線ａ上に出力されたクロ
ック信号を所定個数受けるたびに、信号線すを介してア
ドレス回路１１の内容を歩進しつつ、伝送制御部で並列
データに変換された受信データを１ワードずつフレーム
メモリ１０に書込む。
１フレ一ム分の受信データの開始を示すフレームパルス
を信号線ａで受信すると、信号線すを介してアドレスカ
ウンタ１１をリセットし、信号線Ｃを介してフレームメ
モリ１０にリード指令を発する。この後、制御回路１２
は、伝送制御部で再生され信号線ａ上に出力されたクロ
ック信号を所定個数受けるたびに、信号線すを介してア
ドレス回路１１の内容を歩進しつつ、伝送制御部で並列
データに変換された受信データを１ワードずつフレーム
メモリ１０に書込む。
タイミング制御回路１２は、伝送制御部１で分離された
１フレ一ム分の受信データの終了を示す信号線ａ上のフ
レームパルスを受信するとアドレスカウンタ１１をリセ
ットし、信号線Ｃとｄを介してフレームメモリ１０とバ
ッファレジスタ１３にデータ転送指令を発する。これに
より、１フレームの受信データの最初の１ワードがバッ
フアメ−１−ＩＪＩＯからバッファレジスタ１３に転送
される。
１フレ一ム分の受信データの終了を示す信号線ａ上のフ
レームパルスを受信するとアドレスカウンタ１１をリセ
ットし、信号線Ｃとｄを介してフレームメモリ１０とバ
ッファレジスタ１３にデータ転送指令を発する。これに
より、１フレームの受信データの最初の１ワードがバッ
フアメ−１−ＩＪＩＯからバッファレジスタ１３に転送
される。
この転送が終了すると、タイミング制御部１２は、信号
線ｅを介してプロセッサ２にその旨を通知することによ
り１フレ一ム分の受信データの読出しの開始を促す。
線ｅを介してプロセッサ２にその旨を通知することによ
り１フレ一ム分の受信データの読出しの開始を促す。
この通知を受けたプロセッサ２は、適宜な時点で信号線
ｆ上に転送指令を発してバッファレジスタ１３から１ワ
ード目の受信データを読出し、処理する。タイミング制
御回路１２は、信号線ｆ上に転送指令が出現すると、信
号線すを介してアドレスカウンタ１１を歩進し、受信デ
ータの次の１ワードをフレームメモリ１０からバッファ
レジスタ１３に転送する。ただし、最初の１ワード目の
場合と異なり、プロセッサへの通知は行われない。
ｆ上に転送指令を発してバッファレジスタ１３から１ワ
ード目の受信データを読出し、処理する。タイミング制
御回路１２は、信号線ｆ上に転送指令が出現すると、信
号線すを介してアドレスカウンタ１１を歩進し、受信デ
ータの次の１ワードをフレームメモリ１０からバッファ
レジスタ１３に転送する。ただし、最初の１ワード目の
場合と異なり、プロセッサへの通知は行われない。
プロセッサ２は、適宜な時点で信号線ｆ上に転送指令を
発してバッファレジスタ１３から２ワード目の受信デー
タを読出し、処理する。タイミング制御回路１２は、信
号線ｆ上に転送指令が出現すると、信号線すを介してア
ドレスカウンタ１１を歩進し、受信データの３ワード目
をフレームメモリ１０からバッファレジスタ１３に転送
する。
発してバッファレジスタ１３から２ワード目の受信デー
タを読出し、処理する。タイミング制御回路１２は、信
号線ｆ上に転送指令が出現すると、信号線すを介してア
ドレスカウンタ１１を歩進し、受信データの３ワード目
をフレームメモリ１０からバッファレジスタ１３に転送
する。
以下同様にして、プロセッサ２は、１ワ一ド分の受信デ
ータの処理が終了すると随時衣の１ワードをバッファレ
ジスタ１３から読出し、先行の１ワードがバッファメモ
リから読出されたことを検出したタイミング制御回路は
、後続の１ワードを直ちにバッファレジスタ１３に転送
する。このようにして、１フレ一ム分の受信データがバ
ッファレジスタ１３を介してプロセッサ２に読出される
。
ータの処理が終了すると随時衣の１ワードをバッファレ
ジスタ１３から読出し、先行の１ワードがバッファメモ
リから読出されたことを検出したタイミング制御回路は
、後続の１ワードを直ちにバッファレジスタ１３に転送
する。このようにして、１フレ一ム分の受信データがバ
ッファレジスタ１３を介してプロセッサ２に読出される
。
以上受信バッファ回路を伝送制御部と分離して設ける構
□成を例示したが、これを伝送制御部内に含めるように
構成してもよい。
□成を例示したが、これを伝送制御部内に含めるように
構成してもよい。
また、１フレ一ム分のデータをバッファメモリに蓄積す
る構成を例示したが、バッファメモリに蓄積されるデー
タの分量は適宜なものでよい。
る構成を例示したが、バッファメモリに蓄積されるデー
タの分量は適宜なものでよい。
発明の効果
以上詳細に説明したように、本発明の受信バッファ回路
は、データ処理装置がバッファレジスタから１ワードの
受信データを読出すたびに後続の１ワードの受信データ
をバッファメモリからバッファレジスタに自動転送する
バッファ制御回路を備え、データ処理装置とバッファ制
御回路を非同期的に動作させて両者の同期のためのアク
セス待ち時間を除去する構成であるから、バッファメモ
リ内の受信データを高速にデータ処理装置に読出すこと
ができるという効果が奏せられる。
は、データ処理装置がバッファレジスタから１ワードの
受信データを読出すたびに後続の１ワードの受信データ
をバッファメモリからバッファレジスタに自動転送する
バッファ制御回路を備え、データ処理装置とバッファ制
御回路を非同期的に動作させて両者の同期のためのアク
セス待ち時間を除去する構成であるから、バッファメモ
リ内の受信データを高速にデータ処理装置に読出すこと
ができるという効果が奏せられる。
第１図は、本発明の一実施例の受信バッファ回路を含む
データ端末装置の構成の一例を示すブロック図である。 ■・・伝送制御回路、２・・プロセッサ、３・・受信バ
ッファ、１０・・フレームメモリ、１１・・アドレスカ
ウンタ、１２・・タイミング制御回路、１３・・バッフ
ァレジスタ。
データ端末装置の構成の一例を示すブロック図である。 ■・・伝送制御回路、２・・プロセッサ、３・・受信バ
ッファ、１０・・フレームメモリ、１１・・アドレスカ
ウンタ、１２・・タイミング制御回路、１３・・バッフ
ァレジスタ。
Claims (1)
- 【特許請求の範囲】 通信回線とデータ処理装置間に受信バッファメモリを備
えたデータ端末装置において、 前記受信バッファメモリから読出される１ワードの受信
データを保持するバッファレジスタと、受信バッファメ
モリに書込まれた受信データが所定量に達すると、最初
に書込まれた１ワードをこの受信バッファメモリからバ
ッファレジスタに転送して受信データの読出しの開始を
データ処理装置に促すと共に、以後データ処理装置がこ
のバッファレジスタから１ワードの受信データを読出す
たびに次の１ワードの受信データをバッファメモリから
バッファレジスタに自動転送する制御回路を備えたこと
を特徴とするデータ端末装置の受信バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4538585A JPS61203757A (ja) | 1985-03-07 | 1985-03-07 | デ−タ端末装置の受信バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4538585A JPS61203757A (ja) | 1985-03-07 | 1985-03-07 | デ−タ端末装置の受信バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61203757A true JPS61203757A (ja) | 1986-09-09 |
| JPH0471379B2 JPH0471379B2 (ja) | 1992-11-13 |
Family
ID=12717797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4538585A Granted JPS61203757A (ja) | 1985-03-07 | 1985-03-07 | デ−タ端末装置の受信バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959691A (en) * | 1987-12-11 | 1990-09-25 | Ricoh Company, Ltd. | Magnetic brush forming device for image generating apparatus |
| JPH04179350A (ja) * | 1990-11-14 | 1992-06-26 | Zexel Corp | 通信システムの中継装置 |
-
1985
- 1985-03-07 JP JP4538585A patent/JPS61203757A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959691A (en) * | 1987-12-11 | 1990-09-25 | Ricoh Company, Ltd. | Magnetic brush forming device for image generating apparatus |
| JPH04179350A (ja) * | 1990-11-14 | 1992-06-26 | Zexel Corp | 通信システムの中継装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471379B2 (ja) | 1992-11-13 |
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