JPS6278933A - 高速伝送用ラインモニタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は伝送路を数Ｍ　ｂｐｓ以上の通信速度で伝送さ
れるデータをモニタする高速伝送用ラインモニタ装置に
関する。

〔発明の技術的背景とその問題点］ 一般に複数の親局と複数の子局とが接続されている伝送
路において、一つの親局が特定の複数の子局へデータを
ビットシリアルに伝送する場合、第４図に示すような伝
送フォーマットｌが用いられる。この伝送フォーマット
１はデータの始めを示すプリアンプル２とデータ部３と
データの終りを示すポストアンブル４とから成る。

従来、このような伝送フォーマットｌのデータを伝送路
から取込みモニタする装置として、第５図で示すような
高速伝送路用ラインモニタ装置１１が使用されていた。

同図において、１０は伝送路、１１は高速伝送用ライン
モニタ装置である。また。

１２は伝送路１０から伝送フォーマット１のデータを取
込みプリアンプル２とポストアンブル４を検出すると、
その旨を示すデータ受信中信珪ａ徨出力し。

データ部３をメモリ１３に書込む受信部である。１３は
データ部３を記憶するメモリであり、１４はメモリアク
セス要求信号すを出力しメモリアクセス許可信号Ｃを受
取り、メモリ１３からデータ部３を読出し、これをＣＲ
Ｔ表示器１６に出力し、補助記憶装置１７に出力する処
理部である。１５はデータ受信中信号ａとメモリアクセ
ス要求信号すを取込み、データが伝送されていないとき
、つまりデータ部３がメモリ１３に書込まれていないと
きメモリアクセス許可信号Ｃを出力するメモリアクセス
制御部であり、１６はデータ部３を表示するＣＲＴ表示
器であり、１７はデータ部を記憶保存する補助記憶装置
である。

ここで、データ受信中信号ａはプリアンプル２が検出さ
れると′″０″からｔｔ　ｌ　Ｂに変化し、ポストアン
ブル４が検出されると、１７１　Ｊ／から゛０″′に変
化するパルス信号であり、メモリアクセス要求信号すは
メモリアクセス要求時に１″′となるインパルス信号で
あり、メモリアクセス許可信号Ｃはメモリアクセス許可
時にｈａ　１　＋＋となるインパルス信号である。また
、γ−タ受信中借号ａとメモリアクセス要求信）・１）
を取込みメモリアクセス許可信号Ｃを出力するメモリア
クセス制御部１５は第６図に示すように構成される。同
図において、メモリアクセス制御部１５はメモリアクセ
ス要求４３号・ｂをＳ端子から、ディレー２４のアウト
ブッ！−１端子から取込み、メモリアクセス要求信号す
のインパルスを取込んでからディレー２４のアラ１−ブ
ツ１−のインパルスを取込むまで１７１１１となるパル
スを０端子からエクスクルーシブオワゲ−１−２２とア
ントゲ−１・２３に出力するＲ−Ｓフリッププロップ２
１と、Ｒ−Ｓフリップフロップ２１のアウトブッ１−と
データ受信中信号ａを取込みその論理結果をアントゲ−
１・２３に出力するエクスクル−シブオワゲート２２と
、エタスグルーシブオワゲート・２２のアラ１−プツ１
−どＲ−Ｓフリップフロップ２１のアウトブッ！−を取
込みその論理結果をデ、イレー２４とメモリアクセス許
可信号Ｃとして処理部１４に出力するアンドゲート２３
と、アントゲ−１・２３のアウトプットを取込み定めら
れた遅れにてＲ−Ｓフリップフロップ２１のＲ端子に出
力するディレー２４とから構成される。

メモリアクセス制御部１５によれば、メモリアクセス許
可信号Ｃのインパルス幅はディレー２４の遅れ時間に等
しくなり、各信号のタイミングは第７図に示すようにな
る。同図は伝送途中にメモリアクセスが要求された場合
を示している。伝送途中つまりデータ受信中信号ａが′
″１″であるときに処理部１４がメモリアクセス要求信
号すの′″１″′で示すタイミングでメモリアクセスを
メモリアクセス制御部１５に要求すると、メモリアクセ
ス制御部１５は、伝送終了後つまりデータ受信中信号ａ
が′１″から１７０　ｕに変化した後、１１１　＋＋と
なるメモリアクセス許可信号Ｃを出力する。

このような時間タイミングでメモリアクセス許可信号Ｃ
によりメモリアクセスが許可されると、処理部１４はメ
モリ１３をアクセスしデータ部３を読出す。

しかしながら、このようなメモリアクセス方式によると
、処理部１４はデータ部３の読出しを次のデータが受信
されるまでに完了しなければならない。そうすると、デ
ータとデータとの時間間隔は少なくとも処理部１４のデ
ータ部３の読出し時間以上必要となる。このため、スル
ーブツトを高くすると、処理部１４がデータ部３を読出
し中に受信部１２が次に受信したデータ部３をメモリ１
３に書込んでしまい、データ抜けが起るおそれが生じる
。

従って、従来の方法では、伝送路が高速であっても、伝
送のスループットが低くなってしまうという問題点があ
った。

［発明の目的］ 本発明は上述の問題点を解消し、高スルーブツトの場合
でもデータ抜けが起こらない高速伝送用ラインモニタ装
置を提供することを目的とする。

［発明の概要］ 本発明は、伝送路上のデータの受信処理と受信したデー
タの表示・保存処理を同時に行なえるように、メモリを
第１と第２のダブルバッファ構成とし、第１のバッファ
に受信データを書込中には、第２のバッファは書込まれ
たデータの読出し１表示。

保存処理用に使用し、第２のバッファの読出し２表示、
保存処理が終わると、受信データが中断した時点におい
て、第１のバッファを読出し２表示、保存処理用に、第
２のバッファを受信データの書込み用に切換えるという
相互切換を繰り返すようにしたものである。

［発明の実施例コ 以下、本発明の詳細な説明する。

第１図は本発明の一実施例に係る高速伝送用ラインモニ
タ装置の構成図を示したものである。図中、第５図と同
一符号は同一または相当部分を示し、第５図と異なる点
は、メモリ１３がバッファ１８ａとバッファ１８ｂとか
ら成るダブルバッファ１８で構成されている点と、処理
部１４がメモリアクセス制御部１５に対しメモリアクセ
ス要求信号すの代りにバッファ切替要求信号ｄを出すよ
うにした点と、メモリアクセス制御部１５がメモリ１３
に対しバッファ切替信号ｅを出すようにした点である。

ここで、バッファ切替要求信号ｄはバッファ切替要求時
にＩＩ　１１１となるインパルス信号とし、バッファ切
替信号ｅがＨ０１１であるとき、バッファ１８ａは受信
部１２と、またバッファ１８ｂｌ！処理部１４とリンク
し、バッファ切替信号ｅが′１″′であるとき、バッフ
ァ１８ａは処理部１４と、またバッファ１８ｂは受信部
１２とリンクするようにしている。

第２図は上述した実施例におけるメモリアクセス制御部
１５の回路構成図を示したものである。図中、第６図と
同一符号は同一部分を示し、第６図と異なる点は、メモ
リアクセス要求信号すの代りにバッファ切替要求信号ｄ
がＲ−Ｓフリップフロップ２１のＳ端子に入力されてい
る点と、アンドゲート２３のアウトプット信号Ｃがディ
レー２４と処理部１４と共にＴ−フリップフロップ２５
へ入力されている点と、Ｔ−フリップフロップ２５はア
ンドゲート２３のアウトプット信号Ｃを取込みその信号
のインパルスが入る毎に反転する出力信号ｅをメモリ１
３に出力するようにした点である。

これらの信号のタイミングチャートを第３図に示す、こ
の図は伝送途中にバッファ切替が要求された場合を示し
ている。同図において、バッファ切替信号ｅがｒｒ　Ｏ
ｕのとき、受信部１２とバッファ１８ａとがリンクし、
また処理部１４とバッファ１８ｂとがリンクしており、
このときデータが伝送されれば。

受信部１２には伝送路１０からデータを取込みバッファ
１８ａにデータ部３を書込み、処理部１４はバッファ１
８ｂからバッファ１８ｂに記憶されでいるデータ部３を
読出し、これをＣＲＴ表示器１６と補助記憶袋＠１７に
出力する。ここで、処理部１４が上述した／＜ツファ１
８ｂからのデータ部読出しと表示保存処理を終了し、伝
送途中つまりデータ受信中信号ａが′１″であるときに
処理部１４がバッファ切替要求信号ｄの′１″′で示す
タイミングでバッファ切替をメモリアクセス制御部１５
に要求すると、メモリアクセス制御部１５は伝送終了後
つまりデータ受信中信号ａが１″′から′０″′に変化
した後、バッファ切替信号ｅを４１０　Ｈから′１″に
変化させ、このタイミングでｒＬ　Ｉ　１１となるメモ
リアクセス制御部Ｃを出力する。バッファ切替信号ｅが
１１１１１になると、受信部１２とバッファ１８ｂとが
リンクし、また処理部１４とバッファ１８ａとがリンク
する。処理部１４はメモリアクセス許可信号Ｃを受取る
とバッファ１８ｂをアクセスし、これからデータ部３を
読出しＣＲＴ表示器１６と補助記憶装置１７に出力する
。

バッファ切替信号ｅが′１″のときにバッファ切替が要
求されたときは、上記と同様に伝送終了後、バッファ切
換信号ｅが′″０゛′に変化し、バッファ切換がなされ
る。

このように本実施例では、受信部１２と処理部１４とが
同時にメモリ１３をアクセスできるように、メモリ１３
をダブルバッファを設けてデータの読出しが終わる毎に
バッファの相互切替を行なっている。

これにより、上記同時処理による高速化が大幅なハード
ウェアを増加させることなく実現できる。

なお、上述の説明では、ビットシリアルな伝送路を例に
とったが、受信部１２においてパラレルデータからプリ
アンプルとポストアンブルの検出を行なうようにすれば
、パラレルの伝送路に用いることができることは言う迄
もない。

［発明の効果コ 以上のように本発明によれば、大幅にハードウエアを増
加させることなく、メモリ構成を二重化することにより
、伝送路上のデータの受信処理と受信したデータの表示
保存処理とが同時に行なえるので９通信速度が高速でス
ループットが高い場合でもデータ抜けが起らない高速伝
送路用ラインモニタ装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る高速伝送用ラインモニ
タ装置のブロック構成図、第２図は第１図におけるメモ
リアクセス制御部の回路構成図、第３図は第１図におけ
る各信号のタイミングチャート。 第４図は伝送路上の伝送フォーマット図、第５図は従来
の高速伝送用ラインモニタ装置のブロック図。 第６図は第５図におけるメモリアクセス制御部の回路構
成図、第７図は第５図における各信号のタイミングチャ
ートである。 １１・・・高速伝送路用ラインモニタ装置、　１２・・
・受信部、１３・・・メモリ、１４・・・処理部、１５
・・・メモリアクセス制御部、１６・・・ＣＲＴ表示器
、１７・・・補助記憶装置、１８・・・ダブルバッファ
。 １８ａ、１８ｂ・・・バッファ。 （７３１７）　　代理人　弁理士　則　近　　憲　佑（
８１０５）　　　同　　王侯　弘文 第１図 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 必要なデータを伝送路から取込む受信部と、受信したデ
   ータを記憶するメモリと、このメモリから前記データを
   読出し、これを表示処理して出力する処理部と、データ
   が伝送されていないとき前記処理部に前記メモリアクセ
   ス許可信号を出力するメモリアクセス制御部とを備えた
   高速伝送路用ラインモニタ装置において、前記メモリを
   第１と第２の２個のバッファ構成とし、第１のバッファ
   に受信データを書込中には、第２のバッファを読出しに
   使用し、第２のバッファに受信データ書込中には第１の
   バッファを読出しに使用し、前記処理部が一方のバッフ
   ァからデータの読出しを終える毎に前記メモリアクセス
   制御部が受信データの中断を検知して前記第１と第２の
   バッファを切換え、書込・読出し同時処理による高速デ
   ータ処理を行なうことを特徴とする高速伝送用ラインモ
   ニタ装置。