JPH04179350A - 通信システムの中継装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は通信システムの中継装置に関する。

［従来の技術］ 通信システムの一例として、ホストコンピュータと、Ｉ
Ｃカードとの間の通信システムを説明スる。これらホス
トコンピュータとＩＣカードとの間には、リーグ・ライ
タのマイクロコンピュータが介在されている。このマイ
クロコンピュータは、リーグ・ライタに対するＩＣカー
ドの導入、排出を制御したり、ＩＣカードがリーグ・ラ
イタに導入されたことをホストコンビ二一夕に知らせる
ことの他に、ホストコンピュータとＩＣカードとの間の
データ通信のための中継装置としての役割を担っている
。

上記フィクロコンピュータの第１の中継機能は、ホスト
フンピユータからの±１５Ｖのデータ信号をＱＶ、５Ｖ
のデータ信号に変換してＩＣカードのマイクロコンピュ
ータに送ることである。

上記マイクロコンピュータの第２の中継ａ能は次の通り
である。ホストコンピュータは２つのデータ端子を備え
、ＩＣカードは１つのデータ端子を備えている。したが
って、ホストコンピュータとフィクロコンピュータは２
本のデータラインによって接続され、同マイクロコンピ
ュータとＩＣカードは１本のデータラインによって接続
されている。このように、送信側と受信側のデータ端子
の数が異なっていても、データ通信を可能にする機能で
ある。

上記マイクロコンビ二一夕の第３の中継機能を具体的な
構造とともに説明する。このフィクロコンピュータは、
ＣＰＵ、バッファＲＡＭの他に、ホストコンピュータか
らＩＣカードへの通信中継のために、入力シフトレジス
タと１バイドパ・ノファメモリと出力ンフトレジスタと
を備えている。

さらに、ＩＣカードからホストコンピュータへのデータ
通信中継のために、もう−組の入力シフトレジスタと１
バイトバツフアメモリと出力シフトレジスタとを備えて
いる。ホストコンビ二一夕からＩＣカードへの通信中継
機能を例にとって説明すると、ホストコンビ二一夕から
多数・ぐイトのテキストがシリアル送信される。リーグ
・ライタのマイクロコンピュータでは、入力シフトレジ
スタが１バイトのシリアルデータを受けるたびに、１バ
イトバツフアメモリにパラレルにデータ転送が行われる
。ＣＰＵでは１バイトのシリアルデータの受信が完了し
た直後に、１バイトバツフアメモリに蓄えられていた１
バイトデータをバッファＲＡＭに番地順に格納する。そ
して、テキスト全文を受信しこれをバッファＲＡＭに記
憶した後、このテキストに伝送エラー等が含まれている
か否かをチエツクする。チエツク後にテキストをＩＣカ
ードにシリアル送信する。

［発明が解決しようとする課題］ 上述したように、リーグ・ライタのマイクロコンピュー
タでは、ホストコンピュータとＩＣカードのうちの一方
から、腹数バイトのテキストの全文を一旦記憶した後で
、他方に送る。このため、ホストコンピュータからＩＣ
カードへの通信時間は、リーグ・ライタのマイクロコン
ピュータを介在させずに直接送信できると仮定した場合
に比べて、はぼ２倍と長くなる欠点があった。

［課題を解決するための手段］ 上記課題を解決するために、請求項（１）の発明は、第
１図に示す構成の通信システムの中継装置にある。請求
項（１）の発明の中継装置は、多数バイトのテキストを
送信側からシリアルに受け、このテキストを受信速度と
等しい速度でシリアルに受信側へ送るものである。中継
装置は、送信側からのシリアルデータを入力する入力手
段１１と、上記入力手段１１で１バイトデータを入力す
るたびに、これを記憶する１バイト記憶手段１２と、上
記１バイト記憶手段１２への１バイトデータの格納完了
直後に、上記１バイト記憶手段１２に記憶された１バイ
トデータを受信側に出力する出力手段Ｉ３とを備えてい
る。

請求項（２）に記載の中継装置は、送信側からのシリア
ルデータを入力する入力手段２１と、上記入力手段で１
バイトデータを入力するたびに、これを記憶する１バイ
ト記憶手段２２と、複数の番地を有するメイン記憶手段
２３と、上記１バイト記憶手段２２への１バイトデータ
の格納完了直後に、この１バイトデータをメイン記憶手
段２３へ格納させる格納指令手段２４と、上記１バイト
データを格納すべきメイン記憶手段２３の番地を指定す
る入力側ポインタ２５と、受信側へ出力すべき１バイト
データが格納されているメイン記憶手段２３の番地を指
定する出力側ポインタ２６を備えている。入力側ポイン
タ２５の指定番地は、メイン記憶手段２３が１バイトデ
ータを格納する毎に１ずつ増方回、減方向のいずれか一
方に変更される。出力側ポインタ２６の指定番地は、１
バイトデータが出力される毎に１ずつ上記入力側ポイン
タ２５と同方向に変更される。さらに、中継装置は、入
力側ポインタ２５の指定番地と出力側ポインタ２６の指
定番地とを比較することにより、メイン記憶手段２３に
格納済みで未出力の１バイトデータがあるか否かを判定
する比較判定手段２７と、上記比較判定手段２７での肯
定判断に応答して、メイン記憶手段２３における出力側
ポインタ２６で指定された番地の１バイトデータを受信
側に出力する出力手段２８とを備えている。

［作用］ 請求項（１）の発明では、１バイトデータの入力が完了
するたびに、この１バイトデータの出力が行われるから
、中継装置を経ずに送信側から受信側へ直接通信したと
仮定した場合に比べて、テキストの通信時間はほぼ１バ
イト分の通信時間だけ長くなるに過ぎず、大幅に短縮す
ることができる。

請求項（２）の発明では、送信側の送信能力に依存する
中継装置での受信速度と、受信側の受信能力に依存する
中継装置での送信速度が相違している場合に適したもの
である。メイン記憶手段２３に格納済みであって未だ出
力されていない１バイトデータがあれば、即座に受信側
へ送られるから、中継袋！を経ずに送信側から受信側へ
直接通信したと仮定した場合に比べて、テキストの通信
時間はほぼ１バイト分の通信時間だけ長くなるに過ぎず
、大幅に短縮することができる。なお、請求項（２）の
発明は、受信速度と送信速度が等しい場合にも適用可能
であることは勿論である。

［実施例］ 以下、本発明の一実施例を第３図から第６図までの図面
に基づいて説明する。ＩＣカードのデータを読み取った
りＩＣカードにデータを書き込む場合、第３図に示すよ
うに、ホストコンピュータ３０と、リーダ・ライタのマ
イクロコンピュータ４０と、■Ｃカード５ｏを備えた通
信システムが用いられる。なお、本実施例での通信は半
二重通信方式で行われる。リーダ・ライタのマイクロコ
ンピュータ４０は、ホストコンピュータ３ｏとＩＣカー
ド４０との間のデータ伝送を中継する中継装置として提
供されている。ホストコンピュータ３０に対するマイク
ロコンピュータ４ｏの送信速度と受信速度は、ホストコ
ンピュータ３０の能力に依存し互いに等しい。また、Ｉ
Ｃカード５ｏに対するマイクロコンピュータ４ｏの送信
速度と受信速度は、［Ｃカード５ｏの能力に依存し互い
に等しい。なお、本実施例では、マイクロコンピュータ
４０のホストコンピュータ３０に対する送受信速度と、
ＩＣカード５ｏに対する送受信速度が等しいことが前提
となる。

第４図に示すように、マイクロコンピュータ４０は、Ｃ
ＰＵ４１の他に、ホストコンピュータ３０からＩＣカー
ド５０へのデータ通信中継のための１組の入力シフトレ
ジスタ４２（入力手段）。

１バイトバツフアメモリ４３（１バイト記憶手段）、出
力シフトレジスタ４４を備えている。また、ＩＣカード
５０からホストコンビ１−夕３ｏへのデータ通信中継の
ためのもう１組の入力シフトレジスタ４５（入力手段）
、１バイトバツフアメモリ４６（１バイト記憶手段）、
出力シフトレジスタ４７とを備えている。その他の基本
構成要素については図示を省略する。

上記構成において、ホストコンピュータ３０からマイク
ロコンピュータ４０へ、予め決められた数の多数バイト
のテキストがシリアル送信される。

ホストコンピュータ３０からの１バイト分のシリアルデ
ータが入力シフトレジスタ４２に入力完了すると、この
１バイトデータは、入力シフトレジスタ４２から１バイ
ドパ、ファメモリ４３にパラレルに短時間で転送される
。そして、１バイトデータが入力シフトレジスタ４２に
入力完了するたびに、１バイドパ、ファメモリ４３の内
容が更新される。また、マイクロコンピュータ４０では
第５図の割り込みルーチンを実行する。この割り込みル
ーチンは、ホストコンピュータ１０からの１バイトのシ
リアルデータの受信完了直後に実行されるものであり、
その割込タイミングは上記１バイトバツフアメモリ４３
への１バイトデータの格納より若干遅れるが、次の１バ
イトデータの受信開始前である。この割込ルーチンでは
受信したばかりの１バイトデータ、すｒ（わちｌバイド
パラフアメモリ４３に格納された１バイトデータを出力
シフトレジスタ４４にロードする。このロードはパラレ
ルに短時間で行われる。その結果、出力シフトレジスタ
４４からＩＣカード５０に１バイトデータがシリアル送
信される。なお、Ｉバイトバッファメモリ４３は二重バ
ッファ化されており、出力シフトレジスタ４４にロード
している時も受信することができる。

上述したように、マイクロコンピュータ４０では、ホス
トコンピュータ３０から１バイト受信毎にＩＣカード５
０に送信する。したがって、マイクロコンビニ−タ４０
の中継によるテキスト通信時間は、ホストコンピュータ
３０から直接ＩＣカード５０へ送信すると仮定した場合
の通信時間と殆ど変わらない。より具体的には１バイト
分のデータ通信時間が増えるだけである。

同様に、ＩＣカード５０からホストコンピュータ３０へ
のテキスト通信において、ＩＣカード５０からの１バイ
ト分のシリアルデータが入力シフトレジスタ４５に入力
されると、この１バイトデータは、入力シフトレジスタ
４５から１バイトバツフアメモリ４６にパラレルに短時
間で転送され、第６図に示す割り込みルーチンによって
出力シフトレジスタ４７ヘロードされる。そして、出力
シフトレジスタ４７からホストコンピュータ３０ヘシリ
アル送信される。したがって、マイクロフンピユータ４
０の中継によるＩＣカード５０からホストコンピュータ
３０へのテキスト送信時間も、短くて済む。

上記説明から明らかなように、ＩＣカード５０への出力
手段は、出力シフトレジスタ４４と篤５図の割込ルーチ
ンによって構成される。同様にホストコンピュータ３０
への出力手段は、出力シフトレジスタ４７と第６図の割
込ルーチンによって構成される。

上記実施例は、マイクロコンピュータ４０のホストコン
ピュータ３０に対する送受信速度と、ＩＣカード５０の
送受信速度が異なる場合には適用することができない。

この場合には、第７図〜第１１図の実施例が適用される
。詳述すると、マイクロコンピュータ４０は、バッファ
ＲＡＭ４８　＜ｆｉイン記憶手段）と、バッファＲＡＭ
４８の番地を指定するための４つのポインタＰＨＩ、Ｐ
ＣＯ。

ＰＣＩ、ＰＨＯを備えている。他の構成は前述の実施例
と同様であるので図中同番号を付して説明を省略するか
、図示を省略する。

上記第７図の実施例の作用を概略的に説明すると、ホス
トコンピュータ３ｏからＩＣカード５０ヘテキストを送
信する際には、１バイトバツフアメモリ４３に蓄えられ
た１バイトデータが、出力シフトレジスタ４４に直接で
なく、−旦バッファＲＡＭ４８に格納され、それから出
力シフトレジスタ４４にロードされる。入力側ポインタ
ＰＨＩは、１バイトバツフアメモリ４２の１バイトデー
タを格納すべきバッファＲＡＭ４８の番地を指定するも
のである。出力側ポインタＰＣＯは、出力シフトレジス
タ４４ヘロードすべき１バイトデータが格鞘されている
番地を指定するものである。

マイクロコンピュータ４０では、１パイトデータをＩＣ
カード５０に送信する毎に、ポインタＰＨ１，ＰＣＯを
比較することにより、ホストコンピュータ３０からバッ
ファＲＡＭ４８に格納済みで未だＩＣカード５０へ送信
されていない１バイトデータがあるか否かを判断し、肯
定判断の時には、この１バイトデータを出力／フトレジ
スタ４４を介してＩＣカード５０に送信する。

同様に、ＩＣカード５０からホストコンピュータ３０ヘ
テキストを送信する際には、１バイドパ・ソファメモリ
４６に蓄えられた１バイトデータが、−旦バＩファＲＡ
Ｍ４８に格納され、それから出力シフトレジスタ４７に
ロードされる。入力側ポインタＰＣＩは、１バイドパ１
フアメモリ４６の１バイトデータを格納すべきバッファ
ＲＡＭ４８の番地を指定するものである。出力側ポイン
タＰＨ○は、出力シフトレジスタ４７ヘロードすべき１
バイトデータが格納されている番地を指定するものであ
る。マイクロコンピュータ４０では、１バイトデータを
ホストコンピュータ３０へ送信スる毎に、ポインタＰＣ
Ｉ、ＰＨＯを比較することにより、ＩＣカード５０から
バッファＲＡＭ４ｇに格納済みで未だホストコンビニ−
タ３０へ送信されていない１バイトデータがあるか否か
を判断し、肯定判断の時には、この１バイトデータを出
力シフトレジスタ４７を介してホストコンピュータ３０
に送信する。

次に、通信に要する時間について考察する。まず、マイ
クロコンピュータ４０で中継しないと仮定した場合の、
ホストコンピュータ３０とＩＣカード５０との間の直接
通信に要する時間は、ホストコンピュータ３０の能力に
よって決定される送受信速度と、【Ｃカード５０の能力
によって決定される送受信速度のうち、いずれか遅い方
の送受信速度によって決定される。本実施例の通信時間
は、直接通信の場合の通信時間に比べて、マイクロコン
ピュータ４０での中継時間分だけ長いが、この中継時間
は略Ｉバイトデータの通信時間分であり、テキストが長
い場合には無視できる程度の時間である。したがって、
前述した従来装置に比べて通信時間を半分にすることが
できる。

次に、マイクロコンピュータ（′０の中継作用について
詳述する。ホストコンピュータ３０かうＩＣカード５０
への通信中継の際には、第８図に示すようにホストコン
ピュータ３０からの１バイトデータの受信完了に伴う割
込ルーチンを実行する。

この割込ルーチ／では、まずポインタＰＨ１が規定バイ
ト数Ｎｓに達したか否か判断する（ステップ１（３０）
。肯定判断の時、すなわちテキストが以上に長いと判断
した時には、ポインタＰＨＩを「０」に戻しくステップ
１ｏｔ）、割込ルーチンを終了する。

ステップ１００で否定判断の時には、１バイトバツフア
メモリ４３の１バイトデータを、バッファＲＡＭ４８に
おいてポインタＰＨＩで指定された番地に格納する。

次に、ポインタＰＨＩが「０」か否かを判断する。「０
」と判断した場合には、バッファＲＡＭの０番地に格納
されたばかりの１バイトデータを出力シフトレジスタ４
４ヘロードする（ステップ１０４）。その結果、この出
力シフトレジスタ４４からＩＣカートン０へ１バイトデ
ータがシリアル送信される。テキストの最初の１バイト
デー〉の入力時には、ＩＣカード５０への送信も未だ行
われておらず、後述するようなポインタの比較判断をし
なくても未出力の１バイトデータがバッファＲＡＭ４８
に格納されていることか分かつているからである。次に
、ポインタＰＨＩを１だけインクリメントしくステップ
１０５）、割込ルーチンを終了する。

ステ、ブ１０３で否定判断した時にはステップ１０４を
バスして、上記ステップ１０５を実行する。

また、マイクロコンピュータ４０は、出力シフトレジス
タ４４からＩＣカード５０への１バイトデ一タ送信完了
時点で第９図の割込ルーチンを実行する。この割込ルー
チンでは、まずポインタＰＣＯが規定バイト数Ｎｓに達
したか否かを判断する（ステップ２００）、肯定判断の
時にはポインタｐｃｏを「０」に戻して（ステップ２０
１）、割込ルーチンを終了する。

ステップ２００で否定判断の時には、ポインタＰＨ１の
数値がポインタＰＣｏの数値以上が否かを判断する（ス
テップ２０２）。肯定判断の時、すなわちバッファＲＡ
Ｍ４８に未出力の１バイトデータが格納されていると判
断した時には、バ。

ファＲＡＭ４８において、ポインタＰｃ○で指定された
番地の１バイトデータを出力シフトレジスタ４４にロー
ドする（ステップ２ｏ３）。その結果、この１バイトデ
ータか【Ｃカード５ｏにシリアル送信される。次に、ポ
インタＰＣ○を１だけインクリメントしくステップ２０
４）、割込ルーチンを終了する。

ＩＣカード５０からホストコンピュータ３ｏへのデータ
通信の際のマイクロコンピュータ４ｏの中継作用につい
ては、第１０図、第１１図に記載されている。これら図
において、第８図、第９図に対応するステップには、同
番号に「′」を付けてその詳細な説明を省略する。

なお、上述した２つの実施例では、伝送エラーのチエツ
クはＩＣカード、ホストコンビュータテ行っている。

上記２つの実施例では、ＩＣカード５０の応答時間をホ
ストコンピユーラダ３０でチエツクすることができる。

すなわち、ホストコンピュータ３０の送信開始から受信
終了までに費やした時間から、ホストコンピュータ３０
からマイクロコノピユータ４０への通信時間の２倍を減
じればよい。マイクロコンピュータ４０での中継時間を
無視できるからである。

本発明は上記実施例に制約されず種々の態様が可能であ
る。上記実施例は半二重通信システムであったが、ＩＣ
カードからホストコンピュータへ、ホストコンピュータ
からＩＣカードへ同時に通信するシステムの場合にも本
発明を適用することができる。この場合、第７図のバッ
ファＲＡＭは２つ用いられる。

入力側ポインタと出力側ポインタは、ある設定値から１
ずつデクリメントされるようにしてもよい。

シリアル送信は、ハード構成である出力シフトレジスタ
を用いずにソフトウェアを用いて実行してもよい。

バッファＲＡＭはリングバッファ化シてもよい。

この場合、少ないメモリエリアで通信の中継を行うこと
ができる。

請求項（１）の発明にあっては、第４図〜第６図の実施
例のようにソフトウェアを用いる代わりに、ハード構成
だけで中継装置を構成することもできる。

本発明は、ＮＣマシン制御のための通信システム等にも
適用することができる。

［発明の効果］ 以上説明したように、請求項（１）の発明において、１
バイトデータの入力が完了するたびに、この１バイトデ
ータの出力が行われるから、テキストの通信時間は、中
継装置を経ずに送信側から受信側へ直接通信したと仮定
した場合に比べて、はぼ１バイト分の通信時間だけ長（
なるに過ぎず、大幅に短縮することができる。

請求項（２）の発明では、中継装置での受信速度と送信
速度が相違している場合でも、受信済みで未送信の１バ
イトデータがあれば、即座に受信側へ送ることができ、
請求項（１）の発明と同様に通信時間を大幅に短縮する
ことができる。

【図面の簡単な説明】

東１図、第２図は請求項（１）、（２）の発明の原理を
それぞれ表すブロック図、第３図〜第６図は請求項（１
）の発明の実施例を示すものであり、第３図はＩＣカー
ドのための通信システムを示すブロック図、第４図はリ
ーダライタのマイクロコンピュータのブロック図、第５
図、第６図はマイクロコンピュータで実行される割込ル
ーチンをそれぞれ示すフローチャート、第７図〜第１１
図は請求項（２）の発明の実施例を示し、第７図はリー
ダ・ライタのマイクロコンピュータのブロック図、第８
図〜第１１図はマイクロコンピュータで実行される割込
ルーチンを示すフローチャートである。 １１・・・入力手段、１２・・・１バイト記憶手段、１
３・・・出力手段、２１・・・入力手段、２２・・・１
バイト記憶手段、２３・・・メイン記憶手段、２４・・
・格納指令手段、２５・・・入力端ポインタ、２６・・
・出力側ポインタ、２７・・比較判定手段、２８・・・
出力手段、４２．４５・・・入力手段（入力ソフトレジ
スタ）、４３．４６・・１バイトハ、ファメモリ（１バ
イト記憶手段）、４４．４７・・出力手段（出力７フト
レジスタ）、４８・メイン記憶手段（バッファＲＡＭ）
、１０２，１０２’　　・・格納指令手段（ステップ）
。２０２，２０２’　　比較判定手段（ステップ）

Claims (2)

【特許請求の範囲】
1. （１）多数バイトのテキストを送信側からシリアルに受
   け、このテキストを受信速度と等しい速度でシリアルに
   受信側へ送る通信システムの中継装置において、次の構
   成を備えた通信システムの中継装置。 （イ）送信側からのシリアルデータを入力する入力手段
   。 （ロ）上記入力手段で１バイトデータを入力するたびに
   、これを記憶する１バイト記憶手段。 （ハ）上記１バイト記憶手段への１バイトデータの格納
   完了直後に、上記１バイト記憶手段に記憶された１バイ
   トデータを受信側に出力する出力手段。
2. （２）多数バイトのテキストを送信側からシリアルに受
   け、このテキストを受信側ヘシリアルに送る通信システ
   ムの中継装置において、次の構成を備えた通信システム
   の中継装置。 （イ）送信側からのシリアルデータを入力する入力手段
   。 （ロ）上記入力手段で１バイトデータを入力するたびに
   、これを記憶する１バイト記憶手段。 （ハ）複数の番地を有するメイン記憶手段。 （ニ）上記１バイト記憶手段への１バイトデータの格納
   完了直後に、この１バイトデータをメイン記憶手段へ格
   納させる格納指令手段。 （ホ）上記１バイトデータを格納すべきメイン記憶手段
   の番地を指定する入力側ポインタ。この入力側ポインタ
   の指定番地は、メイン記憶手段が１バイトデータを格納
   する毎に１ずつ増方向，減方向のいずれか一方に変更さ
   れる。 （へ）受信側へ出力すべき１バイトデータが格納されて
   いるメイン記憶手段の番地を指定する出力側ポインタ。 この出力側ポインタの指定番地は、１バイトデータが出
   力される毎に１ずつ上記入力側ポインタと同方向に変更
   される。 （ト）入力側ポインタの指定番地と出力側ポインタの指
   定番地とを比較することにより、メイン記憶手段に格納
   済みで未出力の１バイトデータがあるか否かを判定する
   比較判定手段。 （チ）上記比較判定手段での肯定判断に応答して、メイ
   ン記憶手段における出力側ポインタで指定された番地の
   １バイトデータを受信側に出力する出力手段。