JPS61138357A - プロセツサ間の情報転送方式 - Google Patents
プロセツサ間の情報転送方式Info
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- JPS61138357A JPS61138357A JP59260478A JP26047884A JPS61138357A JP S61138357 A JPS61138357 A JP S61138357A JP 59260478 A JP59260478 A JP 59260478A JP 26047884 A JP26047884 A JP 26047884A JP S61138357 A JPS61138357 A JP S61138357A
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- JP
- Japan
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- circuit
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- processor
- processors
- data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセッサ間の情報転送方式に関し、特に多
量の情報をＦ Ｔ ＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
七０ｕｔ）メモリを介して転送する処理システムにおい
て、情報の転送処理を同期させて実行するのに好適々プ
ロセッサ、間の情報転送方式に関するものである。
、、 〔従来や技術〕 従来、処理能力を向上させるものとして、複数のプロセ
ッサをアレイ状に配置したデータ処理システムが採用さ
れている。この場合、各プロセッサ間においては多量の
情報を高速に転送する必要があり、そのため■データチ
ャネル結合方式１．■メモリ結合方式、■プロセッサ内
しジスタ直接結合方界などの方法が用いられている。
量の情報をＦ Ｔ ＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
七０ｕｔ）メモリを介して転送する処理システムにおい
て、情報の転送処理を同期させて実行するのに好適々プ
ロセッサ、間の情報転送方式に関するものである。
、、 〔従来や技術〕 従来、処理能力を向上させるものとして、複数のプロセ
ッサをアレイ状に配置したデータ処理システムが採用さ
れている。この場合、各プロセッサ間においては多量の
情報を高速に転送する必要があり、そのため■データチ
ャネル結合方式１．■メモリ結合方式、■プロセッサ内
しジスタ直接結合方界などの方法が用いられている。
上記の情報転送方法では、転送する情報量が多いときｔ
′−は■−■−■の順に有利であるが、情報転送の所要
時間から見と逆に■−■−■の順に有利となる。
′−は■−■−■の順に有利であるが、情報転送の所要
時間から見と逆に■−■−■の順に有利となる。
上記■の一例に、情報転送の媒介用としてＦ■ＦＯメモ
リを設け、送信側プロセッサが受信側のＦＩＦＯメモリ
に対して転送データを順次書込み、受信側プロセッサが
そのＦＩＦＯメモリ内の書かれたデータを順次読出すこ
とによって、多量の情報を高速に転送する方法がある。
リを設け、送信側プロセッサが受信側のＦＩＦＯメモリ
に対して転送データを順次書込み、受信側プロセッサが
そのＦＩＦＯメモリ内の書かれたデータを順次読出すこ
とによって、多量の情報を高速に転送する方法がある。
しかし、この方法では転送処理の同期を合わせる（送信
側プロセッサによる書込速度と受信側プロセッサによる
続出速度の差を調整する）ために、送信側プロセッサは
受信側のデータ読取り状況を知る必要がある。
側プロセッサによる書込速度と受信側プロセッサによる
続出速度の差を調整する）ために、送信側プロセッサは
受信側のデータ読取り状況を知る必要がある。
その場合番３次の問題があった。
１）例えば、受信側プロセッサがＦＩＦＯメモリからデ
ータを読取る毎に送信側のＦＩＦＯメモリに対し、その
読取り状況を通知することによって、送信側プロセッサ
は容易に同期させることができるが、状況通知を毎回行
っていたのでは処理時間が増えてしまうので、高速にデ
ータ転送を実施しても全体としての転送速度は向上しな
い。
ータを読取る毎に送信側のＦＩＦＯメモリに対し、その
読取り状況を通知することによって、送信側プロセッサ
は容易に同期させることができるが、状況通知を毎回行
っていたのでは処理時間が増えてしまうので、高速にデ
ータ転送を実施しても全体としての転送速度は向上しな
い。
ｉｔ ）例えば、ＦＩＦＯメモリに対する書込みおよび
読出しアドレスを送信側に常時、通知することによって
、送信側プロセッサは容易に同期させることができるが
、プロセッサ間接続用の線数が増加する。
読出しアドレスを送信側に常時、通知することによって
、送信側プロセッサは容易に同期させることができるが
、プロセッサ間接続用の線数が増加する。
本発明の目的は、このような従来の問題を解決し、簡単
かつ安価な方法により、プロセッサ間の接続線数を多く
設けることなく、多量の情報を転送の処理時間を短縮し
て高速転送ができ、かつプロセッサ間の転送処理を容易
に同期させることのできるプロセッサ間の情報転送方式
を提供することにある。
かつ安価な方法により、プロセッサ間の接続線数を多く
設けることなく、多量の情報を転送の処理時間を短縮し
て高速転送ができ、かつプロセッサ間の転送処理を容易
に同期させることのできるプロセッサ間の情報転送方式
を提供することにある。
上記目的を達成するため、本発明のプロセッサ間の情報
転送方式は、プロセッサ間の情報転送をＦＩＦＯメモリ
を介して行う処理システムにおいて、上記情報の受信側
に、上記ＦＩＦＯメモリに書込まれたことを表示する書
込表示手段と、ＦＩＦＯメモリの空エリアが少ないこと
を通知する空エリア通知手段と、ＦＴＰ、Ｏメモリの読
出しを通知する読出通知手段を備え、送信側プロセッサ
は、上記空エリア通知手段の通知を受けると」二記情報
転送を停止し、上記読出手段からの通知の回数をカウン
トして情報転送の同期を行うことに特徴がある。
転送方式は、プロセッサ間の情報転送をＦＩＦＯメモリ
を介して行う処理システムにおいて、上記情報の受信側
に、上記ＦＩＦＯメモリに書込まれたことを表示する書
込表示手段と、ＦＩＦＯメモリの空エリアが少ないこと
を通知する空エリア通知手段と、ＦＴＰ、Ｏメモリの読
出しを通知する読出通知手段を備え、送信側プロセッサ
は、上記空エリア通知手段の通知を受けると」二記情報
転送を停止し、上記読出手段からの通知の回数をカウン
トして情報転送の同期を行うことに特徴がある。
以下、本発明の実施例を図面により説明する。
第１図は、本発明の一実施例を示す転送処理の同期合わ
せ回路のブロック図である。
せ回路のブロック図である。
第１図において、１は送信側、２は受信側、３゜４．１
０２〜１０４，１０７，２０２，２０４は情報線、５，
６，１０１．．１０５，１．０６，２０１．２０３は制
御線、１００，２００はプロセッサ、１０８，１０９，
２０７，２０８はレシーバ回路、ｌ １０，１１．１，
２０５，２０６はドライバ回路、１１２，１１３，２１
０はフリッププロップ（Ｆ Ｆ）回路、１１４〜１１７
は論理積回路、１１８〜１２０は遅延回路、１２１はカ
ウンタ回路、１、２２は論理和回路、２０９はＦＩＦＯ
メモリである。
０２〜１０４，１０７，２０２，２０４は情報線、５，
６，１０１．．１０５，１．０６，２０１．２０３は制
御線、１００，２００はプロセッサ、１０８，１０９，
２０７，２０８はレシーバ回路、ｌ １０，１１．１，
２０５，２０６はドライバ回路、１１２，１１３，２１
０はフリッププロップ（Ｆ Ｆ）回路、１１４〜１１７
は論理積回路、１１８〜１２０は遅延回路、１２１はカ
ウンタ回路、１、２２は論理和回路、２０９はＦＩＦＯ
メモリである。
送信側１における情報線３，１０３には、ＦＩＦＯメモ
リ２０９が満杯（書込み飽和状態）であることを通知さ
せ、情報線４，１０２にはＦＩＦＯメモリ２０９に書込
むためのデータを転送させて、制御線５，１０１にはＦ
ＩＦＯメモリ２０９に転送データの書込みを指示させ、
制御線６にはプロセッサ２００がＦＩＦＯメモリ２０９
内のデータを読出したことを通知させて、情報線１０４
゜１０７にはそれぞれＦＦ回路１】２．カウンタ回路１
２１の出力を通知させ、制御線１０５，１０６にはそれ
ぞれＦＦ回路１１２のリセット、カウンタ回路＋２１の
出力の読取り指示をさせる。
リ２０９が満杯（書込み飽和状態）であることを通知さ
せ、情報線４，１０２にはＦＩＦＯメモリ２０９に書込
むためのデータを転送させて、制御線５，１０１にはＦ
ＩＦＯメモリ２０９に転送データの書込みを指示させ、
制御線６にはプロセッサ２００がＦＩＦＯメモリ２０９
内のデータを読出したことを通知させて、情報線１０４
゜１０７にはそれぞれＦＦ回路１】２．カウンタ回路１
２１の出力を通知させ、制御線１０５，１０６にはそれ
ぞれＦＦ回路１１２のリセット、カウンタ回路＋２１の
出力の読取り指示をさせる。
なお、情報線１０４．制御線１０５，１０６はプログラ
ム制御で動作するプロセッサ１００が該当の処理を実行
するときに出力される。また、ＦＦ回路１１２はプロセ
ッサ２００がＦＩＦＯメモリ２０９を読出したことを表
示（記憶）し、ＦＦ回路１１３はプロセッサ１００がカ
ウンタ回路１２１の出力を読出している間にプロセッサ
２００がＦＴＦ○メモリ２０９を読出していることを表
示（記憶）する。さらに、カウンタ回路１２１はプロセ
ッサ２００によるＦＴＦ○メモリ２０９の読出し回数を
表示（記憶）する。
ム制御で動作するプロセッサ１００が該当の処理を実行
するときに出力される。また、ＦＦ回路１１２はプロセ
ッサ２００がＦＩＦＯメモリ２０９を読出したことを表
示（記憶）し、ＦＦ回路１１３はプロセッサ１００がカ
ウンタ回路１２１の出力を読出している間にプロセッサ
２００がＦＴＦ○メモリ２０９を読出していることを表
示（記憶）する。さらに、カウンタ回路１２１はプロセ
ッサ２００によるＦＴＦ○メモリ２０９の読出し回数を
表示（記憶）する。
プロセッサ１００，２００は各種の演算および制御を実
行する。
行する。
受信側２における制御線２０１，２０３には、それぞれ
上記制御線６と同様にプロセッサ２００がＦＩＦＯメモ
リ２０９内のデータ読出しの指示および通知、ＦＦ回路
２１０のリセットをさせ、一方、情１１１１２０２ 、
２０４ ニ＋ｔソレソｈＦＩ ＦＯメモリ２０９からの
読出しデータ、ＦＦ回路２１０の出力を通知させる。
上記制御線６と同様にプロセッサ２００がＦＩＦＯメモ
リ２０９内のデータ読出しの指示および通知、ＦＦ回路
２１０のリセットをさせ、一方、情１１１１２０２ 、
２０４ ニ＋ｔソレソｈＦＩ ＦＯメモリ２０９からの
読出しデータ、ＦＦ回路２１０の出力を通知させる。
なお、制御線２０１，２０３．情報線２０４は上記と同
様、プログラム制御で動作するプロセッサ２０．０が該
当の処理を実行するときに出力される。また、ＦＦ回ｗ
ｔ２１０はプロセッサ１００がＦＩＦＯメモリ２０９に
データを書込んだことを表示（記憶）する。
様、プログラム制御で動作するプロセッサ２０．０が該
当の処理を実行するときに出力される。また、ＦＦ回ｗ
ｔ２１０はプロセッサ１００がＦＩＦＯメモリ２０９に
データを書込んだことを表示（記憶）する。
プロセッサ１００がデータの転送処理をする場合は、先
ず、当該処理の実行命令によってＦＩＦ○メモリ２０９
が満杯か否かを情報線１０３の内容から判断し、満杯で
ないときは転送処理を開始する。データを転送するため
、情報転送の実行命令によって転送データ、書込み信号
をそれぞれ情報線１０２．制御線１０１に順次出力する
。出力される転送データ、書込み信号は、それぞれドラ
イバ回路１１０→情報線４→レシーバ回路２０７゜ドラ
イバ回路１１１→制御線５→レシーバ回路２０８を通し
てＦＩＦＯメモリ２０９に送られ書込まれる。
ず、当該処理の実行命令によってＦＩＦ○メモリ２０９
が満杯か否かを情報線１０３の内容から判断し、満杯で
ないときは転送処理を開始する。データを転送するため
、情報転送の実行命令によって転送データ、書込み信号
をそれぞれ情報線１０２．制御線１０１に順次出力する
。出力される転送データ、書込み信号は、それぞれドラ
イバ回路１１０→情報線４→レシーバ回路２０７゜ドラ
イバ回路１１１→制御線５→レシーバ回路２０８を通し
てＦＩＦＯメモリ２０９に送られ書込まれる。
一方、プロセッサ２００は、ドライバ回路２０８の出力
が同時にＦＦ回路２１０を点火（セット）し、情報線２
０４を出力したのを受けると、割込処理を実行して、プ
ロセッサ１００がＩ？ＩＦＯメモリ２０９にデータを書
込んだことを判断する。
が同時にＦＦ回路２１０を点火（セット）し、情報線２
０４を出力したのを受けると、割込処理を実行して、プ
ロセッサ１００がＩ？ＩＦＯメモリ２０９にデータを書
込んだことを判断する。
その後ＦＦ回路２１０を制御線２０３を用いてリセット
する。続いて、ＦＩＦＯメモリ２０９の読取り命令によ
って制御線２０１に読出し指令を出力し、ＦＩＦＯメモ
リ２０９内の一番最初の書込データを情報ｔＩＡ２０２
を通して読取る。出力された読出し指令は、同時にドラ
イバ回路２０６→制御線６→レシーバ回路１０９を通し
て、ＦＦ＠銘１１２を点火（セラ１−）する。
する。続いて、ＦＩＦＯメモリ２０９の読取り命令によ
って制御線２０１に読出し指令を出力し、ＦＩＦＯメモ
リ２０９内の一番最初の書込データを情報ｔＩＡ２０２
を通して読取る。出力された読出し指令は、同時にドラ
イバ回路２０６→制御線６→レシーバ回路１０９を通し
て、ＦＦ＠銘１１２を点火（セラ１−）する。
プロセッサ１００は、上記で点火されたＦＦ回路１１２
の出力を情報線１０４を通して受けると、割込処理を実
行して、プロセッサ２００がＰＩＦＯメモリ２０９から
データを読取ったことを判断する。その後ＦＦ回路１１
２を制御線１０５を用いてリセットする。この時にリセ
ットしない処理法にしたときには、レシーバ回路１０９
の出力を次のものからは順に、論理和回路１２２→論理
積回路１１６を通してカウンタ回路１２１に送り、カウ
ンタ回路１２１の値を１つずつカウントアツプ（＋１）
させることにより、ＦＦ回路１１２の点 □火中の、
プロセッサ２００に、よるＦＩＦＯメモ、′リ １．２
・０９の読出し回数を表示（記憶）させる。
の出力を情報線１０４を通して受けると、割込処理を実
行して、プロセッサ２００がＰＩＦＯメモリ２０９から
データを読取ったことを判断する。その後ＦＦ回路１１
２を制御線１０５を用いてリセットする。この時にリセ
ットしない処理法にしたときには、レシーバ回路１０９
の出力を次のものからは順に、論理和回路１２２→論理
積回路１１６を通してカウンタ回路１２１に送り、カウ
ンタ回路１２１の値を１つずつカウントアツプ（＋１）
させることにより、ＦＦ回路１１２の点 □火中の、
プロセッサ２００に、よるＦＩＦＯメモ、′リ １．２
・０９の読出し回数を表示（記憶）させる。
□プロセッサ１００は、カウント値読出しの実行 □
命令によって制御線１０６に読出し指令を出力し、論、
′埋積回路１１７→情報線１０７を通してカウント値を
読取る。なお、読出し指令は遅延回路１２０で遅延され
た後、カウンタ回路１′２１をリセットする（カウント
値は０″）、′ 上記レシーバ回路１０９の出力が、もし、上記 ゛カウ
ント値読出し、カウンタ回露１２１のリセット時に発生
したときも、カウンタ回路１２１に表示するＦＩＦＯメ
モリ２０９の゛読出し回数を正確にするために、論理積
回路１１６が出力するのを制御線１０６によって阻止す
ると同時に、レシーバ回Ｖｌｔ１０９の出力は、論理積
回路１１４を通してＦＦ回路１１３を点火（セット）す
る。
命令によって制御線１０６に読出し指令を出力し、論、
′埋積回路１１７→情報線１０７を通してカウント値を
読取る。なお、読出し指令は遅延回路１２０で遅延され
た後、カウンタ回路１′２１をリセットする（カウント
値は０″）、′ 上記レシーバ回路１０９の出力が、もし、上記 ゛カウ
ント値読出し、カウンタ回露１２１のリセット時に発生
したときも、カウンタ回路１２１に表示するＦＩＦＯメ
モリ２０９の゛読出し回数を正確にするために、論理積
回路１１６が出力するのを制御線１０６によって阻止す
ると同時に、レシーバ回Ｖｌｔ１０９の出力は、論理積
回路１１４を通してＦＦ回路１１３を点火（セット）す
る。
ＦＦ回路１１３の点火状態は、カウンタ回路１２１がリ
セットされるまで遅延回路１１８によって保持され、そ
の後出力は遅延回路１１９と論理積回路１１５によって
微分され、論理和回路１．２２→論理積回路１．１６を
通して、」１記と同様にカウント値を＋１する。
セットされるまで遅延回路１１８によって保持され、そ
の後出力は遅延回路１１９と論理積回路１１５によって
微分され、論理和回路１．２２→論理積回路１．１６を
通して、」１記と同様にカウント値を＋１する。
、 このような同門構成となっているので、プロセ
ッサー００はＦＴ’ＦＯメモリ２０９がプロセッサ２０
０によってどこまで読出されたかをカウンタ回路１２１
のカウント値から容易に知ることができ、プログラム制
御における転送処理の同期を合わせることが可能となる
。
ッサー００はＦＴ’ＦＯメモリ２０９がプロセッサ２０
０によってどこまで読出されたかをカウンタ回路１２１
のカウント値から容易に知ることができ、プログラム制
御における転送処理の同期を合わせることが可能となる
。
本−実岬例の説明においては、送信側１に１０１〜１２
２の各線および各回路を備え、一方の受信側に２０１〜
２１０の各線および各回路を備えた場合のみを述べてい
るが、実際には送信側１゜受信側２ともｉｏｏ〜１２２
と２０１〜２１０の各線および各回路を備える。なお、
送信側１と受信側２の送・受が逆になった場合も前述と
同様の動作を行うので、説明は省略する。
２の各線および各回路を備え、一方の受信側に２０１〜
２１０の各線および各回路を備えた場合のみを述べてい
るが、実際には送信側１゜受信側２ともｉｏｏ〜１２２
と２０１〜２１０の各線および各回路を備える。なお、
送信側１と受信側２の送・受が逆になった場合も前述と
同様の動作を行うので、説明は省略する。
以上説明したように、本発明によれば、受信側がＦＩＦ
Ｏメモリの読出し回数およびその満杯通知を送出し、そ
れを受けた送信側が上記読出し回数をカウントして記憶
させるので、プロセッサ間の情報転送用接続線を多く増
すことなく、多量の情報を高速転送するときの処理時間
は短縮化され、かつプロセッサ間のデータ転送処理は容
易に同期化できる。
Ｏメモリの読出し回数およびその満杯通知を送出し、そ
れを受けた送信側が上記読出し回数をカウントして記憶
させるので、プロセッサ間の情報転送用接続線を多く増
すことなく、多量の情報を高速転送するときの処理時間
は短縮化され、かつプロセッサ間のデータ転送処理は容
易に同期化できる。
第１図は本発明の一実施例を示す転送処理の同期合わせ
回路のブロック図である。 １：送信側、２：受信側、３，４，１０２〜１０４．１
０７，２０２，２０４：情報線、５，６゜１０１．１０
５，１０６，２０１，２０３：制御線、１００，２００
？プロセツサ、１０８．１０９．２０７．２０８：レシ
ーバ回路、１１０，１１１．２０５，２０６：ドライバ
回路、１１２゜＋ １３，２１０：ＦＦ回路、１１４〜
１１７：論理積回路、１１８〜１２ｏ：遅延回路、１２
１：カウンタ回路、１２２：論理和回路、２０９ ：
ＦＩＦＯメモリ。
回路のブロック図である。 １：送信側、２：受信側、３，４，１０２〜１０４．１
０７，２０２，２０４：情報線、５，６゜１０１．１０
５，１０６，２０１，２０３：制御線、１００，２００
？プロセツサ、１０８．１０９．２０７．２０８：レシ
ーバ回路、１１０，１１１．２０５，２０６：ドライバ
回路、１１２゜＋ １３，２１０：ＦＦ回路、１１４〜
１１７：論理積回路、１１８〜１２ｏ：遅延回路、１２
１：カウンタ回路、１２２：論理和回路、２０９ ：
ＦＩＦＯメモリ。
Claims (1)
- （１）プロセッサ間の情報転送をＦＩＦＯメモリを介し
て行う処理システムにおいて、上記情報の受信側に、上
記ＦＩＦＯメモリに書込まれたことを表示する書込表示
手段と、ＦＩＦＯメモリの空エリアが少ないことを通知
する空エリア通知手段と、ＦＩＦＯメモリの読出しを通
知する読出通知手段を備え、送信側プロセッサは、上記
空エリア通知手段の通知を受けると上記情報転送を停止
し、上記読出手段からの通知の回数をカウントして情報
転送の同期を行うことを特徴とするプロセッサ間の情報
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260478A JPS61138357A (ja) | 1984-12-10 | 1984-12-10 | プロセツサ間の情報転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260478A JPS61138357A (ja) | 1984-12-10 | 1984-12-10 | プロセツサ間の情報転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61138357A true JPS61138357A (ja) | 1986-06-25 |
| JPH0142016B2 JPH0142016B2 (ja) | 1989-09-08 |
Family
ID=17348507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260478A Granted JPS61138357A (ja) | 1984-12-10 | 1984-12-10 | プロセツサ間の情報転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61138357A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63309050A (ja) * | 1987-06-11 | 1988-12-16 | Matsushita Electric Ind Co Ltd | デ−タ通信制御装置 |
| JP2009110385A (ja) * | 2007-10-31 | 2009-05-21 | Hitachi Ltd | データ処理システム |
-
1984
- 1984-12-10 JP JP59260478A patent/JPS61138357A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63309050A (ja) * | 1987-06-11 | 1988-12-16 | Matsushita Electric Ind Co Ltd | デ−タ通信制御装置 |
| JP2009110385A (ja) * | 2007-10-31 | 2009-05-21 | Hitachi Ltd | データ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0142016B2 (ja) | 1989-09-08 |
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