JPH023345B2 - - Google Patents
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- JPH023345B2 JPH023345B2 JP56118274A JP11827481A JPH023345B2 JP H023345 B2 JPH023345 B2 JP H023345B2 JP 56118274 A JP56118274 A JP 56118274A JP 11827481 A JP11827481 A JP 11827481A JP H023345 B2 JPH023345 B2 JP H023345B2
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- 239000000872 buffer Substances 0.000 claims description 20
- 238000004891 communication Methods 0.000 claims description 19
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、キヤラクタバツフア方式の回線アダ
プタ、特に、受信したビツトをキヤラクタに組立
てる場合のビツトバツフア回路に関するものであ
る。
プタ、特に、受信したビツトをキヤラクタに組立
てる場合のビツトバツフア回路に関するものであ
る。
第１図に示すような、回線からの受信データを
回線アダプタLAでキヤラクタに組立て、通信制
御装置LCが、回線アダプタLAからキヤラクタ単
位で受信データを引取り、通信制御を行う一般的
通信システムにおいて、通信制御装置LCが特殊
な受信キヤラクタを引取つた場合には、一時的に
その受信キヤラクタに関する処理時間が長くなる
ことがある。
回線アダプタLAでキヤラクタに組立て、通信制
御装置LCが、回線アダプタLAからキヤラクタ単
位で受信データを引取り、通信制御を行う一般的
通信システムにおいて、通信制御装置LCが特殊
な受信キヤラクタを引取つた場合には、一時的に
その受信キヤラクタに関する処理時間が長くなる
ことがある。
このような場合であつても、後続の受信データ
がオーバフローすることなく正常に受信できるよ
う、通信制御装置LCのキヤラクタ処理時間を短
縮させたもの、又は回線アダプタLAに複数個の
キヤラクタバツフアを設けたものが考えられてい
る。
がオーバフローすることなく正常に受信できるよ
う、通信制御装置LCのキヤラクタ処理時間を短
縮させたもの、又は回線アダプタLAに複数個の
キヤラクタバツフアを設けたものが考えられてい
る。
しかしながら、前者の方式は回線のビツト伝送
速度が高速になつたときに、通信制御装置LCの
キヤラクタ処理時間の短縮が難かしくなつて高度
の通信制御機能実現が難かしくなる欠点があり、
後者は回線アダプタLAの回路が増大する欠点が
あつた。
速度が高速になつたときに、通信制御装置LCの
キヤラクタ処理時間の短縮が難かしくなつて高度
の通信制御機能実現が難かしくなる欠点があり、
後者は回線アダプタLAの回路が増大する欠点が
あつた。
本発明は従来の技術に内在する上記諸欠点を解
消する為になされたものであり、従つて本発明の
目的は、通信制御装置のキヤラクタ処理時間の一
時的なピーク値を緩和する回線アダプタ及び複数
個のキヤラクタバツフア方式に比較してハードウ
エア量を減少させることができる新規な回線アダ
プタを提供することにある。
消する為になされたものであり、従つて本発明の
目的は、通信制御装置のキヤラクタ処理時間の一
時的なピーク値を緩和する回線アダプタ及び複数
個のキヤラクタバツフア方式に比較してハードウ
エア量を減少させることができる新規な回線アダ
プタを提供することにある。
本発明の上記目的は、受信キヤラクタ組立用シ
フトレジスタと、組立完了した受信キヤラクタを
一時蓄積するバツフアレジスタと、これらの各種
レジスタの動作を制御し通信制御装置との入出力
動作を制御する受信制御回路とを有する回線アダ
プタの前記受信キヤラクタ組立用シフトレジスタ
の前段にフアーストイン・フアーストアウトシフ
トメモリを設け、回線からの送信データビツトを
前記フアーストイン・フアーストアウトシフトメ
モリを介して前記受信キヤラクタ組立用シフトレ
ジスタに入力させ、更に直前に組立完了した受信
キヤラクタが前記通信制御装置に引取られるまで
の間は、前記フアーストイン・フアーストアウト
シフトメモリから前記受信キヤラクタ組立用シフ
トレジスタへの受信データビツトの入力を一時停
止させるように制御する回線アダプタ、によつて
達成される。
フトレジスタと、組立完了した受信キヤラクタを
一時蓄積するバツフアレジスタと、これらの各種
レジスタの動作を制御し通信制御装置との入出力
動作を制御する受信制御回路とを有する回線アダ
プタの前記受信キヤラクタ組立用シフトレジスタ
の前段にフアーストイン・フアーストアウトシフ
トメモリを設け、回線からの送信データビツトを
前記フアーストイン・フアーストアウトシフトメ
モリを介して前記受信キヤラクタ組立用シフトレ
ジスタに入力させ、更に直前に組立完了した受信
キヤラクタが前記通信制御装置に引取られるまで
の間は、前記フアーストイン・フアーストアウト
シフトメモリから前記受信キヤラクタ組立用シフ
トレジスタへの受信データビツトの入力を一時停
止させるように制御する回線アダプタ、によつて
達成される。
以下本発明をその良好な一実施例について図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
第２図は本発明の一実施例を示すブロツク線図
であり、回線からの信号は回線アダプタLAに加
えられる。この回線アダプタLAにはフアースト
イン・フアーストアウトシフトメモリFIFO、受
信キヤラクタ組立用シフトレジスタSFR、受信
キヤラクタバツフアレジスタBFR及び受信制御
回路CNTが設けられており、回線からの受信デ
ータビツトは第３図に示すフアーストイン・フア
ーストアウトシフトメモリFIFOのメモリ１が
“空”であれば、回線のビツト伝送速度に同期し
たタイミングでこのフアーストイン・フアースト
アウトシフトメモリのメモリ１に蓄積される。
であり、回線からの信号は回線アダプタLAに加
えられる。この回線アダプタLAにはフアースト
イン・フアーストアウトシフトメモリFIFO、受
信キヤラクタ組立用シフトレジスタSFR、受信
キヤラクタバツフアレジスタBFR及び受信制御
回路CNTが設けられており、回線からの受信デ
ータビツトは第３図に示すフアーストイン・フア
ーストアウトシフトメモリFIFOのメモリ１が
“空”であれば、回線のビツト伝送速度に同期し
たタイミングでこのフアーストイン・フアースト
アウトシフトメモリのメモリ１に蓄積される。
フアーストイン・フアーストアウトシフトメモ
リFIFOのメモリ１に蓄積された受信データは、
フアーストイン・フアーストアウトシフトメモリ
のメモリ２が“空”になるのを待つて、フアース
トイン・フアーストアウトシフトメモリのメモリ
２に移される。以降、この受信データは同様の動
作によりフアーストイン・フアーストアウトシフ
トメモリのメモリｎに向つてフアーストイン・フ
アーストアウトシフトメモリの各ビツトを移動す
る。
リFIFOのメモリ１に蓄積された受信データは、
フアーストイン・フアーストアウトシフトメモリ
のメモリ２が“空”になるのを待つて、フアース
トイン・フアーストアウトシフトメモリのメモリ
２に移される。以降、この受信データは同様の動
作によりフアーストイン・フアーストアウトシフ
トメモリのメモリｎに向つてフアーストイン・フ
アーストアウトシフトメモリの各ビツトを移動す
る。
第４図に受信制御回路CNT内のフアーストイ
ン・フアーストアウトシフトメモリFIFOからシ
フトレジスタSFRへの受信データ転送制御関連
回路のブロツク構成を示す。
ン・フアーストアウトシフトメモリFIFOからシ
フトレジスタSFRへの受信データ転送制御関連
回路のブロツク構成を示す。
受信制御回路CNTのSFR受信タイミング発生
回路TMGENは回線のビツト伝送速度より高速
のタイミングBCLCKでフアーストイン・フアー
ストアウトシフトメモリのメモリｎの状態と受信
キヤラクタバツフアレジスタBFRの状態を検査
し、フアーストイン・フアーストアウトのメモリ
ｎが“満（FOTRY信号が真）”で受信キヤラク
タバツフアレジスタBFRが“空”（RECRQ信号
が偽）の場合にはSFR受信タイミング信号
SFRRTを発生してフアーストイン・フアースト
アウトシフトメモリのメモリｎに格納されている
受信データビツト（FOTRY信号の状態）を受信
キヤラクタ組立用シフトレジスタSFRに入力さ
せる。この直後、受信キヤラクタ組立用シフトレ
ジスタSFRが１キヤラクタの組立完了を検出す
ると、その受信キヤラクタを受信キヤラクタバツ
フアレジスタBFRに転送する。受信キヤラクタ
が転送された受信キヤラクタバツフアレジスタ
BFRは、この受信キヤラクタが通信制御装置LC
に引取られるまで、フアーストイン・フアースト
アウトシフトメモリFIFOから受信キヤラクタ組
立用シフトレジスタSFRへの受信データビツト
の入力を禁止するために、受信キヤラクタバツフ
アレジスタBFR“満”（RECRQ信号が真）の表示
を受信制御回路CNTに表示する。受信キヤラク
タバツフアBFR内の受信データが通信制御装置
LCに入力されると、RECRQ信号は再び偽の状態
となり、フアーストイン・フアーストアウトシフ
トメモリFIFOからシフトレジスタSFRへのデー
タ入力を許可する。
回路TMGENは回線のビツト伝送速度より高速
のタイミングBCLCKでフアーストイン・フアー
ストアウトシフトメモリのメモリｎの状態と受信
キヤラクタバツフアレジスタBFRの状態を検査
し、フアーストイン・フアーストアウトのメモリ
ｎが“満（FOTRY信号が真）”で受信キヤラク
タバツフアレジスタBFRが“空”（RECRQ信号
が偽）の場合にはSFR受信タイミング信号
SFRRTを発生してフアーストイン・フアースト
アウトシフトメモリのメモリｎに格納されている
受信データビツト（FOTRY信号の状態）を受信
キヤラクタ組立用シフトレジスタSFRに入力さ
せる。この直後、受信キヤラクタ組立用シフトレ
ジスタSFRが１キヤラクタの組立完了を検出す
ると、その受信キヤラクタを受信キヤラクタバツ
フアレジスタBFRに転送する。受信キヤラクタ
が転送された受信キヤラクタバツフアレジスタ
BFRは、この受信キヤラクタが通信制御装置LC
に引取られるまで、フアーストイン・フアースト
アウトシフトメモリFIFOから受信キヤラクタ組
立用シフトレジスタSFRへの受信データビツト
の入力を禁止するために、受信キヤラクタバツフ
アレジスタBFR“満”（RECRQ信号が真）の表示
を受信制御回路CNTに表示する。受信キヤラク
タバツフアBFR内の受信データが通信制御装置
LCに入力されると、RECRQ信号は再び偽の状態
となり、フアーストイン・フアーストアウトシフ
トメモリFIFOからシフトレジスタSFRへのデー
タ入力を許可する。
又、回線のビツト伝送速度に同期したタイミン
グがFINRTが出力されたとき、フアーストイ
ン・フアーストアウトシフトメモリのメモリ１が
“満”（FINRY信号が偽）の状態で受信データビ
ツトを蓄積できずにオーバフローする場合には、
受信制御回路CNTのオーバフロー検出回路OVD
はオーバフローの検出をRECOV信号を真にして
通信制御装置LCに通知する。
グがFINRTが出力されたとき、フアーストイ
ン・フアーストアウトシフトメモリのメモリ１が
“満”（FINRY信号が偽）の状態で受信データビ
ツトを蓄積できずにオーバフローする場合には、
受信制御回路CNTのオーバフロー検出回路OVD
はオーバフローの検出をRECOV信号を真にして
通信制御装置LCに通知する。
フアーストイン・フアーストアウトシフトメモ
リFIFOのビツト容量は、回線のビツト伝送速度
と、通信制御装置LCの処理速度との差によつて
オーバフローが生じない程度に選択すれば良い。
リFIFOのビツト容量は、回線のビツト伝送速度
と、通信制御装置LCの処理速度との差によつて
オーバフローが生じない程度に選択すれば良い。
以上の説明のように、本発明の回線アダプタに
よれば、通信制御装置のキヤラクタ処理時間の一
時的なピーク値の緩和が実現でき、又複数個のキ
ヤラクタバツフアを有する回線アダプタよりもハ
ードウエアが少なくてすみ、更にフアーストイ
ン・フアーストアウトシフトメモリは市販のLSI
が使用できるため回路構成も簡単になる。
よれば、通信制御装置のキヤラクタ処理時間の一
時的なピーク値の緩和が実現でき、又複数個のキ
ヤラクタバツフアを有する回線アダプタよりもハ
ードウエアが少なくてすみ、更にフアーストイ
ン・フアーストアウトシフトメモリは市販のLSI
が使用できるため回路構成も簡単になる。
第１図は一般的なデータ通信システムのブロツ
ク線図、第２図は本発明の一実施例を示すブロツ
ク線図、第３図はフアーストイン・フアーストア
ウトシフトメモリの構成例を示す図、第４図は受
信制御回路の具体的な構成例を示すブロツク図で
ある。 LA…回線アダプタ、PU…データ処理装置、
LC…通信制御装置、FIFO…フアーストイン・フ
アーストアウトシフトメモリ、SFR…受信キヤ
ラクタ組立用シフトレジスタ、BFR…受信キヤ
ラクタバツフアレジスタ、CNT…受信制御回路、
OVD…オーバフロー検出回路、TMGEN…SFR
受信タイミング発生回路。
ク線図、第２図は本発明の一実施例を示すブロツ
ク線図、第３図はフアーストイン・フアーストア
ウトシフトメモリの構成例を示す図、第４図は受
信制御回路の具体的な構成例を示すブロツク図で
ある。 LA…回線アダプタ、PU…データ処理装置、
LC…通信制御装置、FIFO…フアーストイン・フ
アーストアウトシフトメモリ、SFR…受信キヤ
ラクタ組立用シフトレジスタ、BFR…受信キヤ
ラクタバツフアレジスタ、CNT…受信制御回路、
OVD…オーバフロー検出回路、TMGEN…SFR
受信タイミング発生回路。
Claims (1)
- １ 直列に入力される受信データビツトを所要ビ
ツト長の受信キヤラクタに組立てるシフトレジス
タと、前記シフトレジスタによつて組立てられた
受信キヤラクタを一時蓄積するバツフアレジスタ
と、前記シフトレジスタの前段に設けられたフア
ーストイン・フアーストアウトシフトメモリと、
前記各レジスタ及びメモリの動作を制御し通信制
御装置との入出力動作を制御する受信制御回路を
具備し、回線からの受信データビツトを回線のビ
ツト伝送速度で前記フアーストイン・フアースト
アウトシフトメモリに順次蓄積し、前記受信制御
回路で回線のビツト伝送速度よりも高速のクロツ
クタイミングで前記フアーストイン・フアースト
アウトシフトメモリの出力状態と前記バツフアレ
ジスタの状態を監視し、前記フアーストイン・フ
アーストアウトシフトメモリに入力された回線か
らの受信データビツトが該フアーストイン・フア
ーストアウトシフトメモリの出力に伝達された状
態となり、前記バツフアレジスタに受信キヤラク
タがなく前記バツフアレジスタが“空”の場合に
は前記フアーストイン・フアーストアウトシフト
メモリの内容を回線のビツト伝送速度よりも高速
のクロツクタイミングで順次取出して前記シフト
レジスタに入力し、前記シフトレジスタでの１キ
ヤラクタの組立が完了し、前記バツフアレジスタ
に移された受信キヤラクタが前記通信制御装置に
引取られずに前記バツフアレジスタに存在する間
は前記フアーストイン・フアーストアウトシフト
メモリから前記シフトレジスタへの受信データビ
ツトの入力を一時停止させ、回線からの受信デー
タビツトの前記フアーストイン・フアーストアウ
トシフトメモリへの蓄積を行うことを特徴とする
回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118274A JPS5819063A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118274A JPS5819063A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819063A JPS5819063A (ja) | 1983-02-03 |
| JPH023345B2 true JPH023345B2 (ja) | 1990-01-23 |
Family
ID=14732586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118274A Granted JPS5819063A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819063A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588396B2 (ja) * | 1987-01-12 | 1997-03-05 | 富士通テン株式会社 | ダブルバツフア付シリアル受信装置 |
| DE3874517T2 (de) * | 1988-01-22 | 1993-04-08 | Ibm | Abtasterschnittstelle fuer leitungsadapter einer uebertragungssteuerung. |
-
1981
- 1981-07-27 JP JP56118274A patent/JPS5819063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819063A (ja) | 1983-02-03 |
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