JPS61191070A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61191070A
JPS61191070A JP60030508A JP3050885A JPS61191070A JP S61191070 A JPS61191070 A JP S61191070A JP 60030508 A JP60030508 A JP 60030508A JP 3050885 A JP3050885 A JP 3050885A JP S61191070 A JPS61191070 A JP S61191070A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に多結晶シリ
コンからなるｆ−ト電極を有したＭＯＳ　’ＩＪＩ　）
ラスジスタの製造方法に係わる。
〔発明の技術的背景とその問題点〕
最近、ＭＯＳ　呈）ランジスタのダート電極下の半導体
基板の不純物濃度を高めることなく、微細デバイスのｉ
４ンチスルー効果を防止する方法として、Ｐ　−ｐａｃ
ｋ・を構造のＭＯＳ　！　）ランジスタが提案されてい
る。以下、こうした構造のＭＯ８型トランジスタの製造
方法を第２図（ａ）　、　（ｂ）を参照して説明する。
まず、Ｐ型の半導体基板１表面に素子分離領域２ｔ−形
成した後、同基板１上にダート酸化膜３を介して多結晶
シリコンからなるダート電極４ｔ−形成する。つづいて
、ダート電極４をマスクとして基板１にヒ素イオンをイ
オン注入して浅いＮ″″型領域５ｍ、５ｂを形成する。
次いで、がロンイオンを加速電圧８０　ｋ＊Ｖ　、　　
ドー／Ｉ＃１３ＸＩＯ／；−の条件で基板１にイオン注
入し、Ｐ“聾領域６ｔ−形成する（第２図（ａ）図示）
。
次に、全面にＣＶＤ−シリコン酸化膜７を堆積した後、
これを反応性イオンエツチング（ＲＩＥ）によシエッチ
ング除去し、ダート電極４及びダート酸化Ｍ３の側壁の
みに前記シリコン酸化膜７を残存させた。つづいて、こ
の残存したシリコン酸化膜７及びダート電極４をマスク
として基板１にリンイオン管イオン注入しＮ型領域８ａ
。
ｇｂｌ形成する。ここで、一方のＮ″″製領域５ａ。
Ｎ＋型領領域８＆りソース領域９が構成され、他方のＮ
−型領域５ｂ、Ｎ型領域８ｂよりドレイン領域１０が構
成される。また、Ｎ″″盟領域５ｈ。
５ｂの下方には夫々Ｐ呈領域、いわゆるｐ−ｐｏｃｋ＠
を領域１１ａ、ｌｌｂが形成される。次いで、全面に保
護膜１２を形成し九後、前記Ｎ型領域８＆、８ｂに夫々
対応する保護膜１２を選択的に除去してコンタクトホー
ル１３を形成する。更に、これらコンタクトホール１３
にＭ電極１４を形成しＬＤＤ（Ｌｉｇｈｔｌｙ　ｄｏｐ
＠ｄ　ｄｒａｌｎ　）構造のＭＯ８型トランジスタを形
成する（第２図（ｂ）図示）。
しかしながら、従来技術によれば、ダート電極４をマス
クとして基板１にＮ−型領域５＊、５ｂを形成した後、
原子半径の小さいゲロンのイオン注入を比較的高加速電
圧で行うため、？ロンがソース、ドレイン領域形成予定
部のみならず、ゲート電極４、？”−）酸化膜３を突き
抜けてチャネル形成予定部中へ達成する、いわゆるチャ
ネリング現象が生じる。この結果、トランジスタのしき
い値電圧が変動するという問題を生じる。
そこで、ダート電極４の膜厚を厚くすることによ１１ン
イオンの突き抜けを防止する方法も噂えられる。しかし
、この場合均一にノ譬ターニングし７’ｊゲート電極Ｉ
ｔ−得ること、素子の平坦化ということから考えて必要
以上に厚くすることは不可能であシ、せいぜい４０００
〜６０００芙である。従って、しきい値電圧の変動を解
消するには至らない。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、Ｐ　−ｐｏ
ａｋ＠を形成用のイオンのダート電極等への突き抜けを
防止し、しきい値電圧の制御を確実になし得る半導体装
置の製造方法を提供することを目的とする。
〔発明の概要〕
本発明は、半導体基板上に絶縁膜を介して多結晶シリコ
ン層を形成した後、この多結晶シリコン層の少なくとも
一定厚み部分を非晶質層に変工、この後ノ々ターニング
、イオン注入を行うことを骨子とするもので、非晶質層
の形成によりＰ　−ｐｏｃｋ＠を形成用のイオンのダー
ト電極及びダート酸化膜への突き抜けを防止し、しきい
値電圧の制御を確実になし得るものである。
本発明において、多結晶シリコン層の少なくとも一定厚
み部分を非晶質層に変える手段としては、多結晶シリコ
ン層にシリコン、フッ素あるいは酸素のいずれかをイオ
ン注入する方法が挙げられる。
〔発明の実施例〕
以下１本発明の一実施例を第１図（＆）〜（ｆ）を参照
して説明する。
（１）まず、Ｐ型（Ｚｏｏ）シリコン基板２１表面の素
子領域以外に選択激化法によ）素子分離領域２２を形成
した（第１図（ａ）図示）。つづいて、全面に厚さ２５
０Ｘの酸化膜２３ｔ−酸素雰囲気中で形成した後、厚さ
４０００Ｘのアンドープ多結晶シリコン層２４ｔ−形成
した。次いで、ｐｏｃｔ、拡散法によシリンを前記多結
晶シリコン層２４中に拡散させた（第１図伽）図示）。
更に。
前記多結晶シリコン層２４の全面にシリコンを加速電圧
１８０　ｋａＶ、ドーズ量２　Ｘ　１０　／ｍ”（７）
条件でイオン注入した。その結果、多結晶シリコン層２
４の表面から厚さ約２５００１までが非晶質シリコン層
２５となりた（第１図（Ｃ）図示）。
しかる後、前記非晶質シリコン層２５、多結晶シリコン
層２４及び酸化膜２５をフォトリソグラフィ技術、ＲＩ
Ｅ等によシ適宜エツチング除去しダート電極２６．１’
−）酸化膜２７を形成した。ひきつづき、前記基板２１
にＰ　−ｐｏｃｋｅｔ形成用の？ロンイオンを加速電圧
８Ｑ　ｋａＶ　、　　ドー、ｅ　量３　Ｘ　１０　／を
−の条件でイオン注入しデロン注入層２８ｈ、２８ｂを
形成した後、Ｎ″″型領域形成用のリンイオンを加速電
圧３５　ｋ＠Ｖ　、　　ドーズ量２Ｘ１０　／ニーの条
件でイオン注入しリン注入層２９＊　、２９ｂを夫々形
成した（第１図（ｄ）図示）。
（２）　　次に、厚さ３．０００１　（Ｄ　ＣＶＤ　−
シリ＝ｒ　ｙ酸化膜３０を全面に堆積した後、ＲＩＢに
よりこれをエツチングしてダート電極２６、？’−）酸
化膜２７の側壁のみに前記シリコン酸化膜３０を残存さ
せた。つづいて、この残存するシリコン酸化膜３０及び
ダート電極２６をマスクとしてＮ＋型領領域形成用ヒ素
イオンを加速電圧４０に＠Ｖ、ドース量５　Ｘ　１０７
ｃｍ”　ｆ）条件ティオニ／注入し、ヒ素注入層３１ｍ
、３１ｂｔ−形成した（第１図（ｅ）図示）。次いで、
全面に保護膜としての厚さ約５０００１のＰＳＧ　（Ｐ
ｈｏｓｐｈｏ　８１１量ｃａｔｓＧｌａｍｓ）膜３２を
堆積した後、前記イオン注入の不純物の電気的活性化の
ため、９００℃、窒素雰囲気中で２０分間熱処理を施し
た。その結果、浅いＮ−型領域３３ｈと深いＮ型領域３
４ｈからなるソース領域３５、浅いＮ−型領域Ｊｊｂと
深いＮ＋ｆｆｉ＋域３４ｂからなゑドレイン領域３６、
及びＰ−ｐｏ＠に＠ｔ　３７　ｍ　、　３７　ｂが夫々
形成された。又、同時にｒ−）電極２６の上層の非晶質
シリコン１は多結晶シリコン層となり、ダート電極の表
面抵抗が高くなることはない。更に。
前記Ｎｆｉ領域３４ｍ、３４ｂに夫々対応するＰＳＧ膜
３２ｆ：選択的に除去し、コンタクトホール３８を形成
した。しかる後、全面にアルミニウム（μ）を厚さ約１
．０μｍ蒸着し、これをパターニングして、Ｕ電極３９
を形成してＬＤＤ／Ｐ−ｐｏｃｋ＠を構造のＮチャネル
ＭＯ８ｆｉ　）ランジスタを製造した（第１図（ｆ）図
示）。
しかして、本発明によれば、シリコン基板２１上に酸化
膜２３゛を介してアンドープ多結晶シリコン層２４を形
成し、更にｐｏｃｚ３拡散法によシリンを拡散した後、
多結晶シリコン層２４の上層部にシリコンイオンをイオ
ン注入して非晶質シリコン層２５を形成するため、後工
程でｐ−ｐｏｃｋ＠を形成用のがロンイオン注入時、？
ロンイオンがダート電極２６及びダート酸化膜２７を突
き抜けて基板２１のチャネル形成予定部中に入シ込むの
を防止できる。即ち、がロンイオンがダート電極２６の
多結晶シリコン層あるいは非晶質シリコン層中にとどま
夛、チャネリング現象の発生を回避でき、しきい値電圧
の制御を確実になし得る。
なお、上記実施例では、多結晶シリコン層への不純物と
してリンを用いてＮｆｉ化したが、ゲロン等をイオン注
入してＰ型化してもよい。
上記実施例では、多結晶シリコン層の上層部のみを非晶
質化した場合について述べたが、多結晶シリコン唐全体
を非晶質化してもよい。ま九、非晶質化の手段はシリコ
ンの代りにフッ素、酸素を用いてもよい。
上記実施例では、ＬＤＤ／Ｐ−ｐｏｃｋｓ　を構造のＮ
チャネルＭＯ８型トランジスタの製造に適用した場合に
ついて述べ九が、これに限らない。例えば。
ＮチャネルとＰチャネルを同一基板上につくる０ＭＯ８
）ランジスタにおいて、Ｐチャネル側のソース、ドレイ
ン領域形成のためのがロンイオン注入時、ゲート電極等
への突き抜は防止についても本発明は有効である。
〔発明の効果〕
以上詳述した如く本発明によれば、Ｐ−ｐｏｃｋＩｔ形
底用のイオンのダート電極等への突き抜けを防止し、し
きい値電圧の制御を確実になし得る高信頼性の半導体装
置の製造方法を提供できる。
【図面の簡単な説明】
第１図（＆）〜（ｆ）は本発明の一実施例に係るＬＩ）
Ｄ／Ｐ　−ｐｏｃｋ＠を構造のＮチャネルＭＯ８型トラ
ンジスタの製造方法を工程順に示す断面図、第２図（ａ
）。 伽）は従来のＬＤＤ／Ｐ−ｐｏｃｋｅｔ構造のＮチャネ
ルＭＯ８ｆｆｉ　）ランジスタの製造方法を工程順に示
す断面図である。 ２１・・・Ｐ型（１００）シリコン基板、２２・・・素
子分離領域、２４・・・アンドープ多結晶シリコン層、
２５・・・非晶質シリコン層、２６・・・ダート電極、
２７・・・ｒ−）酸化膜、３０・・・ＣＶＤ−シリコン
酸化膜、ｓ　ｘ　・ＰＳＧ膜、３３ｍ、３１ｂ−Ｎ’″
型板域、３４ｍ　、３４ｂ・・・Ｎ型領域、３５・・・
ソース領域、３６・・・ドレイン領域、３７ｍ　、３”
ｉｂ・・・Ｐ　−ｐｏｃｋ・ｔ、３８・・・コンタクト
ホール、３９・・・Ａｔ電極。 出願人代理人　　弁理士　鈴　江　武　彦１　　１１　
　１　　　Ｉｓｉ” 宮　＆　　　　　　宮）へ

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板上に絶縁膜を介して多結晶シリコン層
    を形成する工程と、ゲート電極形成予定部に対応する前
    記多結晶シリコン層の少なくとも一定厚み部分を非晶質
    層に変える工程と、前記多結晶シリコン層及び非晶質層
    をパターニングする工程と、不純物を前記基板にイオン
    注入する工程とを具備することを特徴とする半導体装置
    の製造方法。
  2. （２）多結晶シリコン層の少なくとも一定厚み部分を非
    晶質層に変える手段して、多結晶シリコン層にシリコン
    、フッ素あるいは酸素のいずれかをイオン注入すること
    を特徴とする特許請求の範囲第１項記載の半導体装置の
    製造方法。
JP60030508A 1985-02-20 1985-02-20 半導体装置の製造方法 Granted JPS61191070A (ja)

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DE8686102226T DE3685970T2 (de) 1985-02-20 1986-02-20 Verfahren zum herstellen eines halbleiterbauelements.
EP86102226A EP0193117B1 (en) 1985-02-20 1986-02-20 Method of manufacturing semiconductor device

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013577A (en) * 1997-02-03 2000-01-11 Nec Corporation Method of making an amorphous surface for a gate electrode during the fabrication of a semiconductor device
WO2008078363A1 (ja) * 2006-12-22 2008-07-03 Renesas Technology Corp. 半導体装置の製造方法および半導体装置

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824184B2 (ja) * 1984-11-15 1996-03-06 ソニー株式会社 薄膜トランジスタの製造方法
JPH0616556B2 (ja) * 1987-04-14 1994-03-02 株式会社東芝 半導体装置
US4851746A (en) * 1987-04-15 1989-07-25 Republic Industries, Inc. Sensing apparatus for automatic door
AU599223B2 (en) * 1987-04-15 1990-07-12 Semiconductor Energy Laboratory Co. Ltd. Superconducting ceramic pattern and its manufacturing method
US4818711A (en) * 1987-08-28 1989-04-04 Intel Corporation High quality oxide on an ion implanted polysilicon surface
US5017509A (en) * 1988-07-19 1991-05-21 Regents Of The University Of California Stand-off transmission lines and method for making same
JPH0770727B2 (ja) * 1989-06-16 1995-07-31 日本電装株式会社 Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法
US5170232A (en) * 1989-08-24 1992-12-08 Nec Corporation MOS field-effect transistor with sidewall spacers
US5043292A (en) * 1990-05-31 1991-08-27 National Semiconductor Corporation Self-aligned masking for ultra-high energy implants with application to localized buried implants and insolation structures
US5045486A (en) * 1990-06-26 1991-09-03 At&T Bell Laboratories Transistor fabrication method
JPH04241466A (ja) * 1991-01-16 1992-08-28 Casio Comput Co Ltd 電界効果型トランジスタ
US5187117A (en) * 1991-03-04 1993-02-16 Ixys Corporation Single diffusion process for fabricating semiconductor devices
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
JPH05198795A (ja) * 1991-08-21 1993-08-06 Ricoh Co Ltd ＭＩＳ型半導体素子用ＰｏｌｙＳｉゲート電極
EP0534530B1 (en) * 1991-09-23 2000-05-03 Koninklijke Philips Electronics N.V. Method of manufacturing a device whereby a substance is implanted into a body
US5418398A (en) * 1992-05-29 1995-05-23 Sgs-Thomson Microelectronics, Inc. Conductive structures in integrated circuits
IT1256362B (it) * 1992-08-19 1995-12-04 St Microelectronics Srl Processo di realizzazione su semiconduttori di regioni impiantate a basso rischio di channeling
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
US5350698A (en) * 1993-05-03 1994-09-27 United Microelectronics Corporation Multilayer polysilicon gate self-align process for VLSI CMOS device
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US6498080B1 (en) * 1993-11-05 2002-12-24 Agere Systems Guardian Corp. Transistor fabrication method
US5451532A (en) * 1994-03-15 1995-09-19 National Semiconductor Corp. Process for making self-aligned polysilicon base contact in a bipolar junction transistor
US5397722A (en) * 1994-03-15 1995-03-14 National Semiconductor Corporation Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors
US5641708A (en) * 1994-06-07 1997-06-24 Sgs-Thomson Microelectronics, Inc. Method for fabricating conductive structures in integrated circuits
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5773309A (en) * 1994-10-14 1998-06-30 The Regents Of The University Of California Method for producing silicon thin-film transistors with enhanced forward current drive
KR960026960A (ko) * 1994-12-16 1996-07-22 리 패치 비대칭 저전력 모스(mos) 소자
US5516711A (en) * 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation
KR970701932A (ko) * 1995-01-17 1997-04-12 클라크 3세 존엠. 고전압 nmos 장치의 개선된 수행을 위한 연장된 드레인 영역에 인과 비소의 공통 주입(co-implantation of arsenic and phosphorus in extended drain region for improved performance of high voltage nmos device)
US5652156A (en) * 1995-04-10 1997-07-29 Taiwan Semiconductor Manufacturing Company Ltd. Layered polysilicon deposition method
US5504024A (en) * 1995-07-14 1996-04-02 United Microelectronics Corp. Method for fabricating MOS transistors
US6703672B1 (en) * 1995-09-29 2004-03-09 Intel Corporation Polysilicon/amorphous silicon composite gate electrode
US5744840A (en) * 1995-11-20 1998-04-28 Ng; Kwok Kwok Electrostatic protection devices for protecting semiconductor integrated circuitry
US20020197838A1 (en) * 1996-01-16 2002-12-26 Sailesh Chittipeddi Transistor fabrication method
US5665611A (en) * 1996-01-31 1997-09-09 Micron Technology, Inc. Method of forming a thin film transistor using fluorine passivation
US6346439B1 (en) 1996-07-09 2002-02-12 Micron Technology, Inc. Semiconductor transistor devices and methods for forming semiconductor transistor devices
JP3413823B2 (ja) * 1996-03-07 2003-06-09 日本電気株式会社 半導体装置及びその製造方法
US5686324A (en) * 1996-03-28 1997-11-11 Mosel Vitelic, Inc. Process for forming LDD CMOS using large-tilt-angle ion implantation
US5827747A (en) * 1996-03-28 1998-10-27 Mosel Vitelic, Inc. Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation
AUPO281896A0 (en) * 1996-10-04 1996-10-31 Unisearch Limited Reactive ion etching of silica structures for integrated optics applications
US6017808A (en) * 1997-10-24 2000-01-25 Lsi Logic Corporation Nitrogen implanted polysilicon gate for MOSFET gate oxide hardening
TW399235B (en) * 1998-12-04 2000-07-21 United Microelectronics Corp Selective semi-sphere silicon grain manufacturing method
US6069061A (en) * 1999-02-08 2000-05-30 United Microelectronics Corp. Method for forming polysilicon gate
US6743680B1 (en) 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
US6461945B1 (en) 2000-06-22 2002-10-08 Advanced Micro Devices, Inc. Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) * 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US20040201067A1 (en) * 2002-07-08 2004-10-14 Toppoly Optoelectronics Corp. LLD structure of thin film transistor
TW544941B (en) * 2002-07-08 2003-08-01 Toppoly Optoelectronics Corp Manufacturing process and structure of thin film transistor
US6605514B1 (en) 2002-07-31 2003-08-12 Advanced Micro Devices, Inc. Planar finFET patterning using amorphous carbon
US20040201068A1 (en) * 2002-10-02 2004-10-14 Toppoly Optoelectronics Corp. Process for producing thin film transistor
WO2004107450A1 (ja) * 2003-05-30 2004-12-09 Fujitsu Limited 半導体装置と半導体装置の製造方法
JP4308625B2 (ja) * 2003-11-07 2009-08-05 パナソニック株式会社 メモリ混載半導体装置及びその製造方法
JP2007165401A (ja) * 2005-12-09 2007-06-28 Nec Electronics Corp 半導体装置および半導体装置の製造方法
KR102223678B1 (ko) * 2014-07-25 2021-03-08 삼성디스플레이 주식회사 표시장치용 백플레인 및 그 제조 방법
CN105336781A (zh) * 2014-08-07 2016-02-17 中芯国际集成电路制造(上海)有限公司 源漏结构及其制造方法
CN111129156A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 Nmos器件的制作方法及以其制作的半导体器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2837800A1 (de) * 1978-08-30 1980-03-13 Philips Patentverwaltung Verfahren zum herstellen von halbleiterbauelementen
JPS5771175A (en) * 1980-10-22 1982-05-01 Nec Corp Semiconductor device
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
US4599118A (en) * 1981-12-30 1986-07-08 Mostek Corporation Method of making MOSFET by multiple implantations followed by a diffusion step
JPS59920A (ja) * 1982-06-23 1984-01-06 Fujitsu Ltd 半導体装置の製造方法
JPS5948952A (ja) * 1982-09-14 1984-03-21 Sony Corp 抵抗体の製法
US4472210A (en) * 1983-01-07 1984-09-18 Rca Corporation Method of making a semiconductor device to improve conductivity of amorphous silicon films
JPS59138379A (ja) * 1983-01-27 1984-08-08 Toshiba Corp 半導体装置の製造方法
JPS59161021A (ja) * 1983-03-03 1984-09-11 Fuji Electric Corp Res & Dev Ltd イオン注入法
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
US4584026A (en) * 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013577A (en) * 1997-02-03 2000-01-11 Nec Corporation Method of making an amorphous surface for a gate electrode during the fabrication of a semiconductor device
WO2008078363A1 (ja) * 2006-12-22 2008-07-03 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
JPWO2008078363A1 (ja) * 2006-12-22 2010-04-15 株式会社ルネサステクノロジ 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
EP0193117A3 (en) 1989-05-31
DE3685970T2 (de) 1993-01-14
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JPH0426542B2 (ja) 1992-05-07
US4697333A (en) 1987-10-06
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EP0193117B1 (en) 1992-07-15

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